JPH0456506A - オフセット成分除去回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ信号処理回路に関し、特に信号中に含
まれているオフセット成分を除去する増幅回路に関する
。

〔従来の技術〕

第２図に示すようなバイアスオフセット成分を有し、基
準信号を情報として含んだ入力信号のバイアスオフセッ
ト成分を除去するために、たとえば、第３図に示す増幅
回路が従来使用されていた。

入力信号は増幅器１１、抵抗器１および抵抗器２から構
成される反転増幅回路に加えられ増幅されて出力される
。

この増幅回路においては、増幅器１１の入力側に設けら
れている定電圧電源９によってバイアスオフセット成分
と等しい逆極性の電圧を入力信号とともに加えてバイア
スオフセット成分を除去している。しかしながら、バイ
アスオフセット成分のレベルは、通常、時刻の経過とと
もに変動する。

たとえば、ホトダイオードから出力される信号は周囲の
温度に依存してバイアスオフセット成分のレベルが変動
する。

従って、定電圧電源９の電圧をバイアスオフセットレベ
ルに対応して変化させない限りバイアスオフセット成分
を完全に除去することは不可能であった。

そのため、第４図に示した増幅回路が従来使用されてい
た。

第４図に示す増幅回路においては、入力信号は増幅器１
１により構成されるバッファ増幅器を介して差動増幅器
１０の一方の入力に加えられる。

この入力信号は、また、ＦＥＴ　（電界効果型トランジ
スタ）８のソースおよびドレイン電極を介して増幅器１
６の入力に加えられる ＦＥＴ８の増幅器１１との接続部はコンデンサ６を介し
て接地されている。

上述の増幅器１６の出力は差動増幅器１０の他方の入力
部に接続される。

入力信号として基準信号が入力されている期間、すなわ
ち、基準レベル期間中、ＦＥＴ８のゲート端子に制御入
力端子１３から、たとえば、論理″′１″の制御信号を
加え、ＦＥＴ８のソース端子とドレイン端子間を導通状
態とすれば、入力信号のバイアスオフセット成分は増幅
器１６を介して差動増幅器１０に加えられ、増幅器１１
からの出力信号と増幅器１６からの出力信号との差成分
のみが差動増幅器１０で増幅されて出力される。

従って、増幅器１１と１６の周波数特性と利得を等しく
しておけば、差動増幅器１０の出力をＯとすることがで
きる。

また、入力信号が上述の基準レベル期間以外のとき、制
御入力端子に、たとえば、信号″０″を加え、ＦＥＴ８
のソースとドレイン端子間を開放状態とすれば、増幅器
１６の入力端子にはコンデンサ６の両端子間に基準レベ
ル期間中に印加された電圧が保持されて加えられる。

従って、基準レベル期間以外の期間には増幅器１１によ
って出力される信号成分より増幅器１６によって出力さ
れるバイアスオフセット成分が差動増幅器１０によって
差し引かれて出力される。

すなわち、バイアスオフセット成分が除去され、基準レ
ベルＯを持つ信号出力を得ることができる。

〔発明が解決しようとする課題〕

上述した従来のオフセット成分を除去する増幅回路では
、増幅器を少なくとも３台必要とし、これらの各増幅器
の利得調整、および差動増幅器１０の二つの入力信号の
レベル調整などを必要とする。

すなわち、回路の構成が複雑となる欠点と、回路の電気
的調整に多くの時間を要するという欠点があった。

また、基準レベルを検出する増幅器については、基準レ
ベル期間が基準レベル以外の信号が入力される期間より
短いので、ＦＥＴ８のソース、とドレイン端子間が導通
状態のときのコンデンサ６と、入力端子１２に接続され
る外部信号供給源１４の内部抵抗１５で形成される時定
数を小とし基準レベル入力時の入力回路を高域の周波数
まで動作するように設定する必要がある。

一般に第４図の回路に信号を供給する信号源の内部抵抗
は小さくはないので、内部抵抗１５とコンデンサ６の時
定数を考慮すると、コンデンサ６の容量を極力小とする
必要がある。

一方、基準レベル期間外の信号が入力されている期間は
、基準レベル期間にくらべで長いので、コンデンサ６の
容量を小とすると、このコンデンサ６が基準レベル期間
中に蓄積した電荷が上述の基準レベル以外の期間中に増
幅器１６の図示されていない内部抵抗を通して放電され
て行くためコンデンサ６の両端間の電圧は次第に低下す
るので、この基準レベル期間以外の期間中に差動増幅１
０から出力される信号中からオフセットバイアス成分を
完全に除去することができず、残留したオフセット信号
が雑音成分となり回路の信号対雑音比を劣化させるとい
う欠点があった。

本発明の目的は、従来のように多くの増幅器を必要とせ
ず、また信号対雑音比の良好なオフセット成分除去回路
を提供することにある。

〔課題を解決するための手段〕

本発明のオフセット成分除去回路は、一端から信号が入
力される第１の抵抗器と、極性反転入力部と正入部を有
し前記極性半転入力部に前記第１の抵抗器の他端が接続
された第１の差動増幅器と、前記第１の差動増幅器の極
性反転入力部と出力部間に接続された第２の抵抗器と、
前記第１の差動増幅器の出力部に一端が接続された第３
の抵抗器と、前記第３の抵抗器の抵抗値より十分大なる
抵抗値を有し前記第３の抵抗器の他端に一端が接続され
他端が前記第１の差動増幅器の正入力部に接続された第
４の抵抗器と、出力部か前記第１の差動増幅器の正入力
部に接続され極性反転入力部と正入力部を有し前記正入
力部が基準電位に保持された第２の差動増幅器と、前記
第２の差動増幅器の極性反転入力部にソースまたはトレ
イン端子の内の一方が接続され他方が前記第３と第４の
抵抗器の接続点に接続されゲート端子に外部制御信号が
加えられる電界効果型トランジスタと、前記第２の差動
増幅器の極性反転入力部と出力部間に接続されたコンデ
ンサとを備えたことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成図である。

入力信号は入力端子１２より抵抗器１を介して、第１の
差動増幅器３の極性反転入力部に加えられ、増幅されて
出力信号となるとともに抵抗器５を介し、さらにＦＥＴ
８のソースとドレイン端子間を通り、第２の差動増幅器
７の極性反転入力部に加えられる。

第１の差動増幅器３の極性反転入力部と出力部とは抵抗
器２で接続されている。

ＦＥＴ８に接続されている抵抗器５の一端はさらに抵抗
器４の一端にも接続され、抵抗器４の他端は第２の差動
増幅器７の出力部と第１の差動増幅器３の正入力部に接
続されている。

第２の差動増幅器７の極性反転入力部とこの差動増幅器
の出力部にはコンデンサ６が接続されている。

外部よりの制御入力信号は制御入力端子１３がら入力さ
れＦＥＴ８のゲート端子に入力される。

また、前述の第２の差動増幅器７の正入力端子は接地さ
れており、この正入力端子には基準電位として接地電位
が与えられている。

入力信号が基準レベル期間中すなわち、サンプルモード
のときは、第２図に示すように制御入力端子１３に外部
がら、たとえば、制御信号″１″が加えられ、ＦＥＴ８
のソースとドレイン端子間を導通状態にする。

従って、サンプルモードのときには、第１の差動増幅器
３で増幅された信号がＦＥＴ８を介して第２の差動増幅
器７に入力され、極性が反転され増幅されて第１の差動
増幅器３の正入力端子に加えられる。

また、基準レベル期間中以外の期間中すなわちホールド
モードのときは、外部より制御入力端子１３にたとえば
、　ｏ″信号加えられ、ＦＥＴ８のソースとトレイン端
子間を開放状態とするので、サンプルモード期間中にコ
ンデンサ６に印加されていた電圧が第２の差動増幅器７
に入力信号として加えられ、極性が反転されて増幅され
、第１の差動増幅器３の正入力端子に加えられる。

入力端子１２に外部がら加えられる入力信号電圧をＶｓ
、出力信号電圧を■０、第２の差動増幅器７の出力電圧
をｖｈとし、また抵抗器１および２の抵抗値をそれぞれ
、ＲｓおよびＲｆとすれば、出力電圧Ｖｏは次の式で表
わされる。

Ｖｏ＝　　−（Ｒｆ／Ｒｓ　　）　　Ｖｓ＋　（１＋Ｒ
ｆ／Ｒｓ）Ｖｈ・・・・・・・・・・・・・・・・・・
・・・（１）ここで、入力信号電圧Ｖｓをバイアスオフ
セットレベルの電圧Ｖｒとこのバイアスオフセットレベ
ルに対する相対電圧成分Ｖｉとで表わすと次のようにな
る。

Ｖｓ＝Ｖｉ＋Ｖｒ・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・（２）また第２の差
動増幅器７の出力電圧ｖｈは任意の時刻ｔｏからの経過
時間をｔとし、ｔの関数として表すと、Ｖｈ（ｔ）＝　
　［（Ｖｒ−Ｒｆ／Ｒｓ）／（１＋Ｒ１ｓ／Ｒ１ｆ）Ｊ
　・［１ｅｘｐ　（ｔ／　（Ｃｈ−Ｒ１ｆ／　（１＋Ｒ
１ｆ／ＲＩＳ）））］・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・（３）と
なる。

ここで、ＲｌｆとＲｌｓはそれぞれ抵抗器４と５の抵抗
値であり、ｃｈはコンデンサ６の容量値である。

上述した（１）〜（３）式より出力信号■０は次の式で
表される。

Ｖｏ＝−（Ｒｆ／Ｒｓ）Ｖｉ　−（Ｒｆ／Ｒｓ）−Ｖｒ
　［１−（１／　（１＋Ｒ１ｓ／Ｒ１ｆ））［１−ｅｘ
ｐ　（−ｔ／　（Ｃｈ　−Ｒ１ｆ／　＜１＋ＲＩｆ／Ｒ
１５））ｌ］］・・・・・・・・・・・・・・・・・・
・・・・・・（４）ホールドモード時の第２の差動増幅
器７からの出力電圧はコンデンサ６の端子間の電圧に依
存するが、コンデンサ６の端子間に蓄えられた電気エネ
ルギは第２の差動増幅器７の図示されていない入力抵抗
中で消費され時刻の経過とともに減少するが、式（４）
より明らかなようにコンデンサ６の容量値には周波数特
性上の制約はないので、この容量値をホールドモード期
間に対して十分大とすることができる。

コンデンサ６の容量値が大であれば、ホールドモード期
間中、このコンデンサの両端の電圧を殆ど一定に保持す
ることができる。

この（４）式において、Ｒ１ｆ／Ｒ１ｓ＞＞１であり、
ｔが十分大である場合にはＶｒの項がＯとなる。

従って、出力電圧■０は次のようになる。

Ｖｏ＝−（Ｒｆ／Ｒｓ　）Ｖｉ・・・・・・・・・・・
・・・・・・・（５）すなわち、バイアスオフセットレ
ベルを除去した信号出力Ｖｏを得ることができる。

なお、第１図の実施例中では第２の差動増幅器７の正入
力部が接地され、接地電位が基準電位となっているが、
所望の基準信号を表す電圧が０ではなく、たとえば、十
Ｅである場合には、第２の入力部を電圧（Ｒ１ｆ／Ｒ１
５）・Ｅを持つ定電圧電源を介して設置し、かつ、この
定電圧電源の正極側を前述の第２の入力部に接続するこ
とにより第２の作動増幅器７の正入力部の基準電位を（
Ｒ１ｆ／Ｒ１５）とすれば１、基準信号レベルとして＋
Ｅを持つ出力信号を得ることができる。

〔発明の効果〕

以上説明したように本発明によれば、従来のこの種のオ
フセットレベルを除去する回路よりも少ない増幅器を用
いた回路構成により、基準信号中に含まれ時間の経過と
共に変動するオフセット成分を入力信号中より除去する
ことができ、がっ、信号対雑音比の良好なオフセット成
分除去回路を得ることができる。

また、本発明によれば従来のこの種の回路にくらべて構
成が簡単で短時間に調整を行うことのできるオフセット
成分除去回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は本発明の
入出力信号の関係を示す説明図、第３図および第４図は
従来のこの種の回路の構成図である。 １〜２・・・抵抗器、３・・・第１の差動増幅器、４〜
５・・・抵抗器、６・・・コンデンサ、７・・・第２の
差動増幅器、８・・・ＦＥＴ、９・・・定電圧電源、ｌ
Ｏ・・・差動増幅器、１２・・・入力端子、１３・・・
制御入力端子。

Claims (1)

1. 【特許請求の範囲】 １、一端から信号が入力される第１の抵抗器と、極性反
   転入力部と正入部を有し前記極性半転入力部に前記第１
   の抵抗器の他端が接続された第１の差動増幅器と、前記
   第１の差動増幅器の極性反転入力部と出力部間に接続さ
   れた第２の抵抗器と、前記第１の差動増幅器の出力部に
   一端が接続された第３の抵抗器と、前記第３の抵抗器の
   抵抗値より十分大なる抵抗値を有し前記第３の抵抗器の
   他端に一端が接続され他端が前記第１の差動増幅器の正
   入力部に接続された第４の抵抗器と、出力部が前記第１
   の差動増幅器の正入力部に接続され極性反転入力部と正
   入力部を有し前記正入力部が基準電位に保持された第２
   の差動増幅器と、前記第２の差動増幅器の極性反転入力
   部にソースまたはドレイン端子の内の一方が接続され他
   方が前記第３と第４の抵抗器の接続点に接続されゲート
   端子に外部制御信号が加えられる電界効果型トランジス
   タと、前記第２の差動増幅器の極性反転入力部と出力部
   間に接続されたコンデンサとを備えたことを特徴とする
   オフセット成分除去回路。 ２、請求項１記載のオフセット成分除去回路において、
   前記基準電位が接地電位であることを特徴とするオフセ
   ット成分除去回路。 ３、請求項１記載のオフセット成分除去回路において、
   前記基準電位が定電圧電源の出力電位であることを特徴
   とするオフセット成分除去回路。