JPH0457108B2 - - Google Patents
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- JPH0457108B2 JPH0457108B2 JP59247608A JP24760884A JPH0457108B2 JP H0457108 B2 JPH0457108 B2 JP H0457108B2 JP 59247608 A JP59247608 A JP 59247608A JP 24760884 A JP24760884 A JP 24760884A JP H0457108 B2 JPH0457108 B2 JP H0457108B2
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- JP
- Japan
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- chip
- film
- layer
- chips
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多チツプよりなる大規模集積回路
（LSI）の構造に関する。
（LSI）の構造に関する。
LSIは近年ますます大規模化が進み、それに伴
いチツプサイズは大きくなり、ウエハ規模のLSI
が検討され始めウエハインテグレーシヨン（ウエ
ハIC）、または機能ウエハと呼ばれるLSIが出現
するようになつた。
いチツプサイズは大きくなり、ウエハ規模のLSI
が検討され始めウエハインテグレーシヨン（ウエ
ハIC）、または機能ウエハと呼ばれるLSIが出現
するようになつた。
このようなLSIを実現するためには、従来のワ
イヤボンデイングを用いたアセンブリ技術によ
り、大チツプ乃至はウエハの周辺に並んだパツド
だけで入出力（Ｉ／Ｏ）を行うと、内部の複雑な
回路を完全にアクセスできなくなつてしまうの
で、結局はもつと小さいチツプの集合にしてこれ
を平面的に集積している。
イヤボンデイングを用いたアセンブリ技術によ
り、大チツプ乃至はウエハの周辺に並んだパツド
だけで入出力（Ｉ／Ｏ）を行うと、内部の複雑な
回路を完全にアクセスできなくなつてしまうの
で、結局はもつと小さいチツプの集合にしてこれ
を平面的に集積している。
一方、チツプを３次元的に積層して高集積化を
図る方法が検討され始めている。現状では前記の
ウエハIC等の大チツプの上に小チツプを重ねて
載せて、両方のチツプを結線して構成する程度で
あるが、さらにチツプの多層配置の可能性が要望
されている。
図る方法が検討され始めている。現状では前記の
ウエハIC等の大チツプの上に小チツプを重ねて
載せて、両方のチツプを結線して構成する程度で
あるが、さらにチツプの多層配置の可能性が要望
されている。
第２図は従来例による多チツプLSIの要点を示
す断面図である。
す断面図である。
図において、第１のチツプ１上に第２のチツプ
２をフエイスアツプに載せ、第１のチツプ１上に
形成されたパツド２と、第２のチツプ３上に形成
されたパツド４間を１パツド宛ワイヤ５を用いて
ワイヤボンデイングして結線していた。
２をフエイスアツプに載せ、第１のチツプ１上に
形成されたパツド２と、第２のチツプ３上に形成
されたパツド４間を１パツド宛ワイヤ５を用いて
ワイヤボンデイングして結線していた。
この場合は、作業性が悪く、ボンデイングパツ
ドの面積が大きく、微細化に問題があつた。
ドの面積が大きく、微細化に問題があつた。
第３図は他の従来例による多チツプLSIの要点
を示す断面図である。
を示す断面図である。
図において、フリツプチツプ法を用いて、第２
のチツプ３をフエイスダウンにバンプ（半球状の
接続端子）４Ｂを、第１のチツプ１に形成された
バンプ２Ｂに載せ、バンプ同志を熔融して結線す
る。またはバンプの代わりに、ビームリードによ
りウエハとチツプ間の結線をしていた。
のチツプ３をフエイスダウンにバンプ（半球状の
接続端子）４Ｂを、第１のチツプ１に形成された
バンプ２Ｂに載せ、バンプ同志を熔融して結線す
る。またはバンプの代わりに、ビームリードによ
りウエハとチツプ間の結線をしていた。
この場合はチツプの位置合わせ精度、バンプを
形成するソルダの密着性、バンプパツドの静電容
量による速度の低下、パツド下の素子の破壊、放
熱等の問題があつた。
形成するソルダの密着性、バンプパツドの静電容
量による速度の低下、パツド下の素子の破壊、放
熱等の問題があつた。
従来例の多チツプLSIでは、チツプ間接続に要
するパツドの面積は大きくなり微細化が困難とな
り、そのため高速性も失われる。
するパツドの面積は大きくなり微細化が困難とな
り、そのため高速性も失われる。
さらにチツプの３層以上の立体構成は制約が多
く極めて困難で実用性に乏しい。
く極めて困難で実用性に乏しい。
上記問題点の解決は、ステージ上に、半導体チ
ツプと透明で伸縮性を有する絶縁フイルムとが順
に交互に積層され、且つ各層の該絶縁フイルムは
該半導体チツプを覆つて当該層以下のいずれかの
下層絶縁フイルムに密着されてなり、該半導体チ
ツプ間の結線が該絶縁フイルムの両面に密着して
形成された可撓性を有する配線パターン導電膜
と、該絶縁フイルムに開口されたスリーホール内
に形成されて両面の該配線パターン導電膜を接続
する結線とによつて行われている半導体装置によ
り達成される。
ツプと透明で伸縮性を有する絶縁フイルムとが順
に交互に積層され、且つ各層の該絶縁フイルムは
該半導体チツプを覆つて当該層以下のいずれかの
下層絶縁フイルムに密着されてなり、該半導体チ
ツプ間の結線が該絶縁フイルムの両面に密着して
形成された可撓性を有する配線パターン導電膜
と、該絶縁フイルムに開口されたスリーホール内
に形成されて両面の該配線パターン導電膜を接続
する結線とによつて行われている半導体装置によ
り達成される。
本発明によれば、可撓性フイルムをチツプ間の
層間絶縁層に用い、可撓性フイルム上に形成され
た可撓性の導電層とVia（フイルム表裏の接続結
線）によりチツプ間の結線を行うことができる。
層間絶縁層に用い、可撓性フイルム上に形成され
た可撓性の導電層とVia（フイルム表裏の接続結
線）によりチツプ間の結線を行うことができる。
また可撓性フイルムに形成された導電パターン
とチツプ上に形成されたパツドを多数同時にボン
デイングすることができ作業性が向上し、特に透
明のフイルムを用いれば、ボンデイングの際の位
置合わせが容易となる。
とチツプ上に形成されたパツドを多数同時にボン
デイングすることができ作業性が向上し、特に透
明のフイルムを用いれば、ボンデイングの際の位
置合わせが容易となる。
このときチツプの位置ずれに対応できるよう
に、フイルムにバイアスカツト（伸縮を助長する
ために入れる切れ目）を入れてもよい。
に、フイルムにバイアスカツト（伸縮を助長する
ために入れる切れ目）を入れてもよい。
第１図ａ，ｂはそれぞれ本発明の一実施例によ
る多チツプLSIの要点を示す斜視図と断面図であ
る。
る多チツプLSIの要点を示す斜視図と断面図であ
る。
図において、１１は熱伝導率の大きいステージ
で、この上に１層目のチツプ１２Ａ，１２Ｂ，１
２Ｃ，…をダイボンデイングする。この上に１層
目のコンタクトフイルム１４を載せチツプ１２
Ａ，１２Ｂ，１２Ｃ，…のボンデイングパツト１
３Ａ，１３Ｂ，１３Ｃ，…と、１層目のコンタク
トフイルム１４の下面に形成された導電パターン
１５とをボンデイングする。
で、この上に１層目のチツプ１２Ａ，１２Ｂ，１
２Ｃ，…をダイボンデイングする。この上に１層
目のコンタクトフイルム１４を載せチツプ１２
Ａ，１２Ｂ，１２Ｃ，…のボンデイングパツト１
３Ａ，１３Ｂ，１３Ｃ，…と、１層目のコンタク
トフイルム１４の下面に形成された導電パターン
１５とをボンデイングする。
１層目のコンタクトフイルム１４の上面には導
電パターン１６が形成され、所定の位置にはVia
１７Ａ，１７Ｂ，１７Ｃ，…が形成され、導電パ
ターン１５と１６が接続されている。
電パターン１６が形成され、所定の位置にはVia
１７Ａ，１７Ｂ，１７Ｃ，…が形成され、導電パ
ターン１５と１６が接続されている。
つぎに２層目のチツプ１８を載せ、この上に２
層目のコンタクトフイルム２０を載せチツプ１８
のボンデイングパツド１９および１層目のコンタ
クトフイルム１４の上面に形成された導電パター
ン１６と、２層目のコンタクトフイルム２０の下
面に形成された導電パターン２１とをボンデイン
グする。
層目のコンタクトフイルム２０を載せチツプ１８
のボンデイングパツド１９および１層目のコンタ
クトフイルム１４の上面に形成された導電パター
ン１６と、２層目のコンタクトフイルム２０の下
面に形成された導電パターン２１とをボンデイン
グする。
２層目のコンタクトフイルム２０の上面には導
電パターン２２が形成され、所定の位置にはVia
２３が形成され、導電パターン２１と２２が接続
されている。
電パターン２２が形成され、所定の位置にはVia
２３が形成され、導電パターン２１と２２が接続
されている。
つぎに３層目のチツプ２４を載せ、この上に３
層目のコンタクトフイルム２６を載せ、チツプ２
４のボンデイングパツド２５、２層目のコンタク
トフイルム２０の上面に形成された導電パターン
２２、および１層目のコンタクトフイルム１４の
上面に形成された導電パターン１６と、３層目の
コンタクトフイルム２６の下面に形成された導電
パターン２７とをボンデイングしてチツプ間の結
線を終わる。
層目のコンタクトフイルム２６を載せ、チツプ２
４のボンデイングパツド２５、２層目のコンタク
トフイルム２０の上面に形成された導電パターン
２２、および１層目のコンタクトフイルム１４の
上面に形成された導電パターン１６と、３層目の
コンタクトフイルム２６の下面に形成された導電
パターン２７とをボンデイングしてチツプ間の結
線を終わる。
以上のように構成されたLSIはつぎのような利
点を有する。
点を有する。
１層目チツプの放熱は良好である。従つてこ
こにはバイポーラの高速回路、電源回路等を入
れる。
こにはバイポーラの高速回路、電源回路等を入
れる。
透明フイルムを用いて、位置合わせが容易で
ある。
ある。
ワイヤボンデイングの場合より、パツドの微
細化が可能である。
細化が可能である。
多数同時ボンデイングが可能で、生産性が良
好である。
好である。
フイルムの弾性により、チツプの多層実装が
可能となり、したがつて高密度３次元LSIが得
られる。
可能となり、したがつて高密度３次元LSIが得
られる。
従来型のパッケージが使える。
以上詳細に説明したように本発明によれば、多
チツプLSIのチツプ間接続に要するパツドの面積
は小さくなり微細化が可能となり、そのため高速
性も維持できる。
チツプLSIのチツプ間接続に要するパツドの面積
は小さくなり微細化が可能となり、そのため高速
性も維持できる。
さらにチツプの３層以上の立体構成が可能とな
る。
る。
第１図ａ，ｂはそれぞれ本発明の一実施例によ
る多チツプLSIの要点を示す斜視図と断面図、第
２図は従来例による多チツプLSIの要点を示す断
面図、第３図は他の従来例による多チツプLSIの
要点を示す断面図である。 図において、１は第１のチツプ、２，４はパツ
ド、２Ｂ，４Ｂはバンプ、３は第２のチツプ、１
１はステージで、１２Ａ，１２Ｂ，１２Ｃ，…は
１層目のチツプ、１３Ａ，１３Ｂ，１３Ｃ，…は
ボンデイングパツド、１４は１層目のコンタクト
フイルム、１５，１６は導電パターン、１７Ａ，
１７Ｂ，１７Ｃ，…はVia、１８は２層目のチツ
プ、１９はボンデイングパツド、２０は２層目の
コンタクトフイルム、２１，２２は導電パター
ン、２３はVia、２４は３層目のチツプ、２５は
ボンデイングパツド、２６は３層目のコンタクト
フイルム、２７は導電パターンを示す。
る多チツプLSIの要点を示す斜視図と断面図、第
２図は従来例による多チツプLSIの要点を示す断
面図、第３図は他の従来例による多チツプLSIの
要点を示す断面図である。 図において、１は第１のチツプ、２，４はパツ
ド、２Ｂ，４Ｂはバンプ、３は第２のチツプ、１
１はステージで、１２Ａ，１２Ｂ，１２Ｃ，…は
１層目のチツプ、１３Ａ，１３Ｂ，１３Ｃ，…は
ボンデイングパツド、１４は１層目のコンタクト
フイルム、１５，１６は導電パターン、１７Ａ，
１７Ｂ，１７Ｃ，…はVia、１８は２層目のチツ
プ、１９はボンデイングパツド、２０は２層目の
コンタクトフイルム、２１，２２は導電パター
ン、２３はVia、２４は３層目のチツプ、２５は
ボンデイングパツド、２６は３層目のコンタクト
フイルム、２７は導電パターンを示す。
Claims (1)
- １ ステージ上に、半導体チツプと透明で伸縮性
を有する絶縁フイルムとが順に交互に積層され、
且つ各層の該絶縁フイルムは該半導体チツプを覆
つて当該層以下のいずれかの下層絶縁フイルムに
密着されてなり、該半導体チツプ間の結線が該絶
縁フイルムの両面に密着して形成された可撓性を
有する配線パターン導電膜と、該絶縁フイルムに
開口されたスルーホール内に形成されて両面の該
配線パターン導電膜を接続する結線とによつて行
われていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247608A JPS61129835A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247608A JPS61129835A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61129835A JPS61129835A (ja) | 1986-06-17 |
| JPH0457108B2 true JPH0457108B2 (ja) | 1992-09-10 |
Family
ID=17166034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247608A Granted JPS61129835A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129835A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2817553B2 (ja) * | 1992-10-30 | 1998-10-30 | 日本電気株式会社 | 半導体パッケージ構造及びその製造方法 |
| DE102010039824B4 (de) * | 2010-08-26 | 2018-03-29 | Semikron Elektronik Gmbh & Co. Kg | Leistungsbaugruppe mit einer flexiblen Verbindungseinrichtung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5146874A (en) * | 1974-10-18 | 1976-04-21 | Mitsubishi Electric Corp | Handotaisochino seizohoho |
| JPS62320Y2 (ja) * | 1980-07-31 | 1987-01-07 | ||
| JPS5734777A (en) * | 1980-08-08 | 1982-02-25 | Mitsubishi Electric Corp | Inverter device |
| JPS59205747A (ja) * | 1983-05-09 | 1984-11-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-11-22 JP JP59247608A patent/JPS61129835A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61129835A (ja) | 1986-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |