JPH0457131B2

JPH0457131B2 -

Info

Publication number: JPH0457131B2
Application number: JP987883A
Authority: JP
Inventors: Masahiro Ueno; Takashi Sase; Shoichi Furutoku; Kanman Hamada; Kazuo Kato
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-01-26
Filing date: 1983-01-26
Publication date: 1992-09-10
Also published as: JPS59135923A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、プラント側とプロセス制御装置との
間のインタフエースに係り、特に両者間がデイジ
タル側で絶縁トランスによつて絶縁され、しかも
LSI化構成が容易とされたプロセス制御装置のイ
ンタフエースに関するものである。

〔従来技術〕

一般にプラント側とプロセス制御装置間では、
プロセス制御装置がプラントをフイードバツク制
御する関係上、各種の双方向信号が授受されてい
るが、従来技術に係るプロセス制御装置のインタ
フエース、特にアナログ入力インタフエースの一
例でのブロツク構成を第１図に示す。第１図にお
いては、１は計算機などからなるプロセス制御装
置、２はＡ／Ｄ変換部、３はフライングキヤパシ
タなどの絶縁形マルチプレクサ、４はフイルタで
ある。なお、以下、各図面を通じて同一符号、ま
たは記号は同一、または相当部分を示すものとす
る。かかる構成のインタフエースにおいては、プ
ロセス制御装置１からの指令にもとづき、マルチ
プレクサ３では順次チヤネルが選択されるべく、
チヤネル対応のフライングキヤパシタのリレーが
動作することによつて、プラントからのアナログ
信号が順次を取り込まれるものとなつている。マ
ルチプレクサ３からのアナログ信号各々はＡ／Ｄ
変換部２で順次デイジタル信号に変換された上、
プロセス制御装置１に取り込まれ処理されている
ものである。したがつて、アナログ信号のチヤネ
ル数が増加する程にデータの取り込みに多くの時
間が要されるばかりか、リレーなどの機械的接点
が故障の要因となる虞があつたものである。

また、第２図は従来技術に係る同じくアナログ
入力インタフエースの他の例でのブロツク構成が
示したものである。図中、５は半導体マルチプレ
クサ、６は絶縁形増幅器である。かかる構成のイ
ンタフエースにおいては、マルチプレクサとして
半導体構成のものが使用されていることから、機
械的接点による故障は生じないが、その反面、イ
ンタフエースとしての構成が大形化、かつ高価に
なることは否めないものとなつている。

以上の従来技術の例では、何れもアナログ信号
側で絶縁がとられ、これに起因して各種の不具合
が生じているが、このためこれら不具合を解消す
べくデイジタル側で絶縁をとるアナログ入力イン
タフエースも既に提案されているのが実情であ
る。第３図ａはかかる提案の同じくアナログ入力
インタフエースの更に他の例でのブロツク構成を
示したものである。第３図ａにおいて、７はアナ
ログ信号をＡ／Ｄ変換した後、インピーダンス変
調して送出するアナログ入力部、８はトランス、
９はアナログ入力部７への電源供給線を兼用して
いるシリアルバス、１０はパルス電力を出力する
電源駆動部、１１は電源駆動部１０での発振周波
数を制御して周波数変調させ、かかる信号をアナ
ログ入力部７へ送出せしめるとともに、アナログ
入力部７からのインピーダンス変調により振幅変
調された出力信号を復調してプロセス制御装置１
に出力するマルチプレクサである。また、第３図
ｂは第３図ａのうち、信号送受信に関する部分の
詳細構成を示したものである。第３図ｂにおい
て、１２は抵抗、１３はスイツチ、１４は抵抗、
１５はアナログ入力回路をそれぞれを示す。これ
による場合、マルチプレクサ１１からの制御信号
は周波数信号Cfとして電源駆動部１０に送られ
るが、これにもとづき電源駆動部１０からは周波
数信号Cfに同期したパルス状電力がトランス８
を介しアナログ入力部７に送出されるものとなつ
ている。アナログ入力部７ではパルス状電力はダ
イオード、コンデンサによつて半波整流されるこ
とで、動作電源が得られているわけである。ま
た、図示はされていないが、トランス８の２次側
には半波整流回路と並列的に周波数変調された周
波数信号をデコードするデコーダが接続されてお
り、１次側からの周波数信号Cfはデコーダでデ
コードされることによつて、アナログ入力部７に
対する制御信号が得られるものとなつている。ア
ナログ入力部７ではマルチプレクサ１１からのか
かる信号に従い、アナログ入力回路１５からは、
プラント側からのアナログ信号のＡ／Ｄ変換結果
がインピーダンス変調された状態で出力されるも
のとなつている。即ち、シリアル変換されたＡ／
Ｄ変換結果によりスイツチ１３はオン、オフされ
るが、スイツチ１３と抵抗１４によりトランス８
の２次側負荷インピーダンスが変調されているも
のであり、この負荷インピーダンス変調された負
荷電流の変化がマルチプレクサ１１内の抵抗１２
で電圧に変換されることによつて、プラント側か
らのアナログ信号に対するＡ／Ｄ変換結果が得ら
れているものである。しかしながら、本例におい
ても不具合がないわけではなく、第１の不具合と
しては、大きな変調電力に比し出力信号が極めて
小さく、したがつて、必然的にＳ／Ｎ比の悪化は
避けられないものとなつている。例えば、このよ
うな装置に最適な寄生容量が小さいパルストラン
スでは、負荷電流と励磁電流が殆ど同程度になる
ことから、トランス８の２次側で100％の変調、
即ち、アナログ入力部７での消費電力と等しい電
力で変調をかけても、トランス８の１次側では25
％の変調にしかならないというものである。この
ような事情から、仮に10チヤネル分のアナログ入
力部が並列接続されているとすれば、変調率は更
にその1/10になるというものである。したがつ
て、伝送効率が良好でないばかりか、省電力化も
図れず、その構成はLSI化には適していないと云
える。また、第２の不具合としては、信号送出に
よりアナログ入力部７での電源電圧が大きく変動
するようになつている。即し、このインピーダン
ス変調はトランス８の負荷電流に変調を加える方
式であるから、負荷電流の変化に伴い、電源電圧
は必然的に変動するというものである。特に電源
電圧の変動はアナログ入力部７でのＡ／Ｄ変換処
理に悪影響を及ぼすことから、プラント側からの
アナログ信号は高度にＡ／Ｄ変換され得ないもの
となつている。更に、第３の不具合としては、マ
ルチプレクサ１１からの制御信号が周波数変調さ
れていることから、アナログ入力部７で一定のク
ロツク信号を必要とする期間、例えばＡ／Ｄ変換
時や、あるいはオフセツト補正時などの期間で
は、マルチプレクサ１１から制御信号を送信し得
ないいうものである。したがつて、各チヤネルへ
の送信・Ａ／Ｄ変換・オフセツト補正などは全て
時間的にシリアルに処理しなければならず、
1A／Ｄ変換周期が必然的に長くなるものとなつ
ている。

以上、従来技術に係る各種アナログ入力インタ
フエースについて説明したが、逆方向のインタフ
エース、即ち、デイジタル出力インタフエースシ
についても、事情はほぼ同様となつている。

〔発明の目的〕

本発明の第１の目的は、上記従来技術の欠点を
除去し、ブラント側からプロセス制御装置への入
力アナログ信号各々に対しＡ／Ｄ変換が行われる
に際し、変調電力が少なく、かつ十分なＡ／Ｄ変
換精度が確保可とされ、しかもLSI化に適した構
成の絶縁形のプロセス制御装置のインタフエース
を提供するにある。

本発明の第２の目的は、上記従来技術の欠点を
除去し、プロセス制御装置からプラント側への出
力デイジタル信号各々に対しＤ／Ａ変換が行われ
るに際し、変調電力が少なく、かつ十分なＤ／Ａ
変換精度が確保可とされ、しかもLSI化に適した
構成の絶縁形のプロセス制御装置のインタフエー
スを提供するにある。

本発明の第３の目的は、上記従来技術の欠点を
除去し、プラント側からプロセス制御装置への入
力アナログ信号各々に対してはＡ／Ｄ変換が、ま
た、プロセス制御装置からプラント側への出力デ
イジタル信号各々に対してはＤ／Ａ変換が行われ
るに際し、変調電力が少なく、かつ十分なＡ／Ｄ
変換精度およびＤ／Ａ変換精度が確保可とされ、
しかもLSI化に適した構成の絶縁形のプロセス制
御装置のインタフエースを提供するにある。

〔発明の概要〕

上記第１の目的は、基本的には、プラント側と
プロセス制御装置との間に介在された状態で、該
プロセス制御装置による制御下に、プラント側か
らプロセス制御装置への入力アナログ信号各々に
対しＡ／Ｄ変換が行われるべくなしたプロセス制
御装置のインタフエースであつて、入力アナログ
信号各々をＡ／Ｄ変換する入力アナログ信号対応
のアナログ入力回路と、該アナログ入力回路から
のＡ／Ｄ変換された入力アナログ信号をシリアル
変換した上、インピーダンス変調を行う入力アナ
ログ信号対応のデイジタル入力回路とが具備され
たアナログインタフエース部と、該アナログイン
タフエース部対応に設けられた絶縁トランスと、
該絶縁トランスを介し上記入力アナログ信号対応
のデイジタル入力回路各々とプロセス制御装置と
の間に介在され、該入力アナログ信号対応のデイ
ジタル入力回路各々からの、インピーダンス変調
された入力アナログ信号各々の復調を行う復調回
路が具備されたデイジタルインタフエース部と、
上記入力アナログ信号対応のアナログインタフエ
ース部各々に対する駆動電力、信号用電力をそれ
ぞれ低出力インピーダンス状態、高出力インピー
ダンス状態として、上記絶縁トランスを介し供給
する電力供給手段とを含むべく構成することで達
成される。

上記第２の目的はまた、基本的には、プラント
側とプロセス制御装置との間に介在された状態
で、該プロセス制御装置による制御下に、プロセ
ス制御装置からプラント側への出力デイジタル信
号各々に対しＤ／Ａ変換が行われるべくなしたプ
ロセス制御装置のインタフエースであつて、出力
デイジタル信号各々をＤ／Ａ変換する出力デイジ
タル信号対応のアナログ出力回路と、該アナログ
出力回路に対し、インピーダンス変調された出力
デイジタル信号を復調した上、出力する出力デイ
ジタル信号対応のデイジタル出力回路とが具備さ
れたアナログインタフエース部と、該アナログイ
ンタフエース部対応に設けられた絶縁トランス
と、該絶縁トランスを介し上記出力デイジタル信
号対応のデイジタル出力回路各々とプロセス制御
装置との間に介在され、プロセス制御装置からの
出力デイジタル信号各々をシリアル変換した上、
インピーダンス変調を行う変調回路が具備された
デイジタルインタフエース部と、上記出力デイジ
タル信号対応のアナログインタフエース部各々に
対する駆動電力、信号用電力をそれぞれ低出力イ
ンピーダンス状態、高出力インピーダンス状態と
して、上記絶縁トランスを介し供給する電力供給
手段とを含むべく構成することで達成される。

更に、上記第３の目的は、基本的には、プラン
ト側とプロセス制御装置との間に介在された状態
で、該プロセス制御装置による制御下に、プラン
ト側からプロセス制御装置への入力アナログ信号
各々に対してはＡ／Ｄ変換、プロセス制御装置か
らプラント側への出力デイジタル信号各々に対し
てはＤ／Ａ変換が行われるべくなしたプロセス制
御装置のインタフエースであつて、対としての入
力アナログ信号および出力デイジタル信号各々を
Ａ／Ｄ変換、Ｄ／Ａ変換する入出力信号対応のア
ナログ入出力回路と、該アナログ入出力回路から
のＡ／Ｄ変換された入力アナログ信号に対しては
インピーダンス変調を行う一方、該アナログ出力
回路に対しては、インピーダンス変調された出力
デイジタル信号を復調した上、出力する入出力信
号対応のデイジタル入出力回路とが具備されたア
ナログインタフエース部と、該アナログインタフ
エース部対応に設けられた絶縁トランスと、該絶
縁トランスを介し上記入出力信号対応のデイジタ
ル入出力回路各々とプロセス制御装置との間に介
在され、該入出力信号対応のデイジタル入出力回
路各々からの、インピーダンス変調された入力ア
ナログ信号各々の復調を行う一方、プロセス制御
装置からの出力デイジタル信号各々をシリアル変
換した上、インピーダンス変調を行う復調・変調
回路が具備されたデイジタルインタフエース部
と、上記入出力信号対応のアナログインタフエー
ス部各々に対する駆動電力、信号用電力をそれぞ
れ低出力インピーダンス状態、高出力インピーダ
ンス状態として、上記絶縁トランスを介し供給す
る電力供給手段とを含むべく構成することで達成
される。

〔発明の実施例〕

以下、本発明を第４図〜第１４図により説明す
る。

第４図は本発明によるプロセス制御装置のイン
タフエース、特にアナログ入力インタフエースの
一例でのブロツク構成を示したものである。図
中、１６は直流電源Vccからプロセス制御装置１
のシステムクロツクCLKに同期した矩形波パル
ス電圧を出力する低出力インピーダンスの電源
部、１７ａ〜１７ｄはその電源部１６の出力に挿
入された、抵抗値が同一の直列抵抗であり、電源
部１６とともに高出力インピーダンスの電源部を
構成したものとなつている。換言すれば、高出力
インピーダンスと電源部では、直列抵抗１７ａ〜
１７ｄ各々の抵抗値分だけ電源部１６の出力イン
ピーダンスに比しその出力インピーダンスが高め
られているものである。１８ａ〜１８ｄは電源部
１６からのパルス状電力を絶縁して伝える第１の
トランス、１９ａ〜１９ｄは電源部１６からの、
直列抵抗１７ａ〜１７ｄ各々を介されたパルス状
電力を絶縁して伝える第２のトランス、２０ａ〜
２０ｄは第１のトランス１８ａ〜１８ｄからのパ
ルス状電力を整流して直流電力に変換する整流
部、２１ａ〜２１ｄはアナログ信号をデイジタル
信号にＡ／Ｄ変換した後、インピーダンス変調し
て第２のトランス１９ａ〜１９ｄに出力するアナ
ログインタフエース部、２２はデイジタルインタ
フエース部である。なお、フイルタ４ａ〜４ｄは
プロセス側からのアナログ信号上の高周波ノイズ
および異常電圧を抑圧すべく設けられたものであ
る。

さて、第５図は第４図に示すフイルタ４，４ａ
〜４ｄ、アナログインタフエース部２１，２１ａ
〜２１ｄ、整流部２０，２０ａ〜２０ｄ、第１の
トランス１８，１８ａ〜１８ｄおよび第２のトラ
ンス１９，１９ａ〜１９ｄを含む部分の詳細なブ
ロツク構成を示したものである。図示のように、
１チヤネル分について示されているが、図中、２
３はアナログ入力回路入力段としてのプリアンプ
（前置増幅器）、２４はＡ／Ｄ変換回路、２５はデ
イジタル制御回路、２６はダイオードＤ、抵抗Ｒ
１，Ｒ２およびドライバ２７からなるクロツク発
生回路、２８はデイジタル制御回路２５からの
Ａ／Ｄ変換結果に伝送用のヘツダやエラーチエツ
ク用の冗長コードなどを付与して伝送情報を構築
した上、シリアルに出力する変調回路、２９は第
２のトランス１９の２次側負荷インピーダンスを
構成しているMOSトランジスタである。MOSト
ランジスタ２９は変調回路２８の出力によりオ
ン、オフされ第２のトランス１９にインピーダン
ス変調を与えているものである。３０は第２のト
ランス１９の２次側電圧を波形整形した上、デイ
ジタル信号に変換後デコードする復調回路であ
る。

第６図ａはまた、既述の電源部１６の詳細なブ
ロツク構成を示したものである。図中、Ｇ１〜Ｇ
７はデイジタルゲート、Ｑ１〜Ｑ４はトランジス
タ、Ｒ３〜Ｒ６は抵抗、Ｃ１はコンデンサであ
る。第６図ｂには第６図ａでの要部動作波形が一
例として示されているが、図中、CLKは入力ク
ロツク信号CLK（プロセス制御装置のシステムク
ロツク）を、Ａ，Ｂは各出力端子Ａ，Ｂ上での出
力電圧波形をそれぞれ示す。電源部１６では入力
クロツク信号CLKに同期して出力電圧形Ａ，Ｂ
が得られているが、その特徴とするところは、出
力電圧波形Ａ，Ｂを入力クロツク信号CLK周期
で交互に高レベルにすることによつて、例えば第
１のトランス１８の２次側に電源電圧Vccの２倍
に近い振幅のパルス波を発生させ、トランジスタ
Ｑ１〜Ｑ４各々でフオワードドロツプ電圧や整流
部２０内部の整流ダイオードでのフオワードドロ
ツプ電圧、第１のトランス１８のレギユレーシヨ
ンなどを考慮の上、整流部２０からの正の出力電
圧V_dd、負の出力電圧V_ssの差がアナログインタ
フエース部２１を駆動するに適当な電源電圧Vcc
に近い値に保たせるようにしていることである。
なお、コンデンサＣ１は出力端子Ａ，Ｂに並列的
に接続される第１、第２のトランス１８，１９の
偏磁を防止するための直流遮断用コンデンサとし
て設けられたものである。

同じく第７図はまた、既述のデイジタルインタ
フエース部２２の詳細なブロツク構成を示したも
のである。図中、３１ａ〜３１ｄは既述のアナロ
グインタフエース部２１ａ〜２１ｄ各々に対応し
た同一構成のチヤネル対応の送受信回路（変復調
回路）、３２は既述の変調回路２８と同様の機能
を有する変調回路、３３は同じく既述のMOSト
ランジスタ２９と同様の機能を有するMOSトラ
ンジスタ、３４は既述の復調回路３０と同様の機
能を有する復調回路、３５は復調回路３４から得
られる受信復調データを一時記憶するレジスタ、
３６はプロセス制御装置１との間でデータ授受を
行うための入出力バツフア、３７は入出力バツフ
ア３６を介された、プロセス制御装置１からの命
令を解読するためのデコーダ、３８はデコーダ３
７からの動作制御信号および自己判断により送受
信回路３１ａ〜３１ｄ各々での動作を制御するタ
イミング制御回路である。なお、入出力兼用端子
Ｃ，Ｄは第２のトランス１９の１次側に接続され
るものとなつている。

因みに、第８図は以上の構成用件のうち、例え
ばアナログインタフエース部２１およびデイジタ
ルインタフエース部２２をLSI化する際に、特に
MOS、あるいはCMOSプロセスにおいては電源
電圧以上の信号電圧を扱うことは通常不可能であ
るため、これを可能ならしめる各素子の構成を断
面として例示したものである。図中、３９はサブ
ストレート、４０はフイールド酸化膜、４１はリ
ンガラスPSG、４２はN⁺ポリシリコン、４３は
P^-ポリシリコン、４４はP^-ポリシリコン、４５
はアルミの各層を示す。これら層構成により図上
部に等価回路として示すように、抵抗、ダイオー
ド、MOSトランジスタの各素子がサブストレー
ト３９上に、フイールド酸化膜４０およびリンガ
ラス４１により強固に絶縁された状態で形成させ
るものとなつている。これにより電源電圧以上の
信号を扱う回路部分を、このように、フイールド
酸化膜上でポリシリコン・アルミ層などで構成す
れば、ラツチアツプなどの動作不良を起こす虞は
なくなるものである。

ここで、第４図から第７図に亘つて述べた構成
のアナログ入力インタフエースでの動作について
説明すれば、先ず電源部１６では直流電源Vccと
入力クロツク信号CLKによつて、入力クロツク
信号CLKに同期した低出力インピーダンスのパ
ルス波形電力が発生されるものとなつている。こ
のパルス波形電力は第１のトランス１８、整流部
２０を介しチヤネル対応のアナログインタフエー
ス部２１ａ〜２１ｄ各々に駆動電圧V_dd，V_ss，
GND電位を与えるとともに、第１のトランス１
８の２次側から直接入力されるパルス波からは、
クロツク発生回路２６によりアナログインタフエ
ース部２１に必要な基準クロツクCLKaが発生さ
れるようになつている。したがつて、当然のこと
ながら、この基準クロツクCLKaと入力クロツク
信号CLKとは同期しているものである。一方、
デイジタルフエース部２２では、送受信回路（変
復調回路）３１ａ〜３１ｄの一部を構成している
変調回路３２からはMOSトランジスタ３３を介
しアナログインタフエース部２１内のプリアンプ
２３に対するゲイン選択情報などが送出される
が、その際、第２のトランス１９はその１次側が
電源部１６に対し直列抵抗１７を介し接続されて
いることから、例えMOSトランジスタ３３がオ
ンされたとしても、MOSトランジスタ３３には
大電流が流れることはなく、第２トランス１９の
１次側電圧に変調をかけることが可能となるもの
である。即ち、このデイジタルインタフエース部
２２内での変調回路３２とMOSトランジスタ３
３によるインピーダンス変調は、第２のトランス
１９の１次側電圧の振幅変調に変換されるもので
ある。そこで、アナログインタフエース部２１内
の復調回路３０では、第２のトランス１９の２次
側電圧の振幅の変化が検出されているが、これを
デイジタルコードに変換した上、必要に応じて解
読しデイジタル制御回路２５に出力すれば、デイ
ジタル制御回路２５による制御下にプリアンプ２
３に対するゲインが容易に設定され得るものであ
る。因みに、その際、デイジタルインタフエース
部２２でのインピーダンス変調が入力クロツク信
号CLKに同期して行われれば、アナログインタ
フエース部２１内の復調回路３０による復調は基
準クロツクCLKaにより容易に行い得るものであ
る。

以上の状態ではまた、プロセス側からのアナロ
グ信号はアナログインタフエース部２１内のプリ
アンプ２３で増幅された上、Ａ／Ｄ変換回路２４
でデイジタル信号に変換されているが、このＡ／
Ｄ変換結果はデイジタル制御回路２５、変調回路
２８を介しMOSトランジスタ２９によつてイン
ピーダンス変調されるものとなつている。Ａ／Ｄ
変換回路２４からのＡ／Ｄ変換結果は、デイジタ
ルインタフエース部２２内でのインピーダンス変
調と同様の動作でインピーダンス変調された上、
第２のトランス１９の２次側に出力されているわ
けである。その際、MOSトランジスタ２９がオ
フ状態にある場合は、第２のトランス１９の１次
側からすればほぼ無負荷状態にあるが、それがオ
ン状態にある場合には、MOSトランジスタ２９
でのオン抵抗が負荷となるものである。したがつ
て、第２のトランス１９の１次、２次側の巻数比
が１対１であれば、デイジタルインタフエース部
２２におけるインピーダンス変調とほぼ同等の変
調効果が得られるわけである。この出力信号はデ
イジタルインタフエース部２２内の復調回路３４
では、アナログインタフエース部２１における復
調と同様にして復調されるが、アナログインタフ
エース部２１からの伝送データにパリテイビツト
や反転２連送のような冗長コードが付与されてい
る場合には、この冗長コードを受信側でチエツク
することで伝送エラーの検出をすることが可能と
なるものである。なお、伝送フオーマツトとして
は、１ビツトを１クロツクに対応させることも、
２クロツク以上に対応させることも自由であり、
また、その際、スタートビツト、あるいは特別な
ビツトパターンのヘツダを伝送データに付与する
ことも自由に行い得るものとなつている。更に本
例では、チヤネル対応のアナログインタフエース
部２１ａ〜２１ｄ各々とデイジタルインタフエー
ス部２２とは独立した物理的伝送線で接続されて
いることから、各チヤネルにアドレス付けするこ
とは不要となつている。

以上に述べた実施例によれば、アナログインタ
フエース部への駆動電源は低出力インピーダンス
の電源部より第１のトランスを介し供給される一
方、入出力信号用電源はその電源部より直列抵
抗、第２のトランスを介し供給されることから、
デイジタル側で容易に絶縁をとることが可能とな
つている。また、デイジタル信号の送受信をイン
ピーダンス変調で行う際、変調のための消費電力
は小さく抑えられたものとなつている。しかも、
デイジタル信号の送受信が行われる際に、アナロ
グインタフエース部での電源電圧がその影響によ
り大きく変動することはないことから、Ａ／Ｄ変
換が行われる際での変換精度に悪影響を及ぼすこ
とがなく、この結果、アナログインタフエース部
は容易にLSI化され得るものとなつている。

以上、一例でのアナログ入力インタフエースに
ついて説明したが、第９図は他の例でのアナログ
入力インタフエースのブロツク構成を示したもの
である。図示のように、この第９図に示す構成が
第４図に示すものとの相違している点は、電源部
１６は高出力インピーダンス化せしめるためのチ
ヤネル対応の直列抵抗が共通化された上、ただ１
個の抵抗１７に置換されていることと、チヤネル
対応のアナログインタフエース部２１ａ〜２１ｄ
各々とデイジタルインタフエース部２２が共通線
で接続されていることと、この共通線接続に伴い
チヤネル対応のアナログインタフエース部２１ａ
〜２１ｄ各々にはアドレス設定部４６ａ〜４６ｄ
が設けられていることである。更に、第９図には
明示されていないが、本例での電源部１６からは
２種類の周波数で以てパルス電圧が供給されたも
のとなつている。即ち、第１のトランス１８を介
しては、アナログインタフエース部２１ａで必要
とされる動作電源が得られているが、アナログイ
ンタフエース部２１に必要な基準クロツクCLKa
を第１のトランス１８を介することなく第２のト
ランス１９より得る場合には、第１のトランス１
８へのパルス電力の周波数は任意に設定されれば
十分であるというものである。これに対し第２の
トランス１９からアナログインタフエース部２１
は必要とされる基準クロツクCLKaを得るために
は、その基準クロツクCLKaの周波数を以てパル
ス電圧を供給する必要があるというものである。

さて、第１０図は第９図に示されているアナロ
グインタフエース部２１、アドレス設定部４６お
よびフイルタ４を含む部分での詳細なブロツク構
成を示したものである。これによる場合、アドレ
ス設定部４６ではスイツチＳ１，Ｓ２および抵抗
Ｒ７，Ｒ８によつて自チヤネル固有のアドレスが
予め設定されているが、このアドレスがデイジタ
ルインタフエース部２２からの情報に付加されて
いるアドレス情報と比較されるものとなつてい
る。即ち、デイジタルインタフエース部２２から
アナログインタフエース部２１への情報には受信
先を示すアドレス情報が予め付加されているが、
これら情報は先ず復調回路３０で受信された上、
デイジタル信号に復調されるものとなつている。
受信データのうち、受信先を示すアドレスデータ
はその後、アドレス判別部４７でアドレス設定部
４６からの自チヤネルのアドレスと比較されてい
るものである。この比較でアドレスが一致してい
る場合のみ、受信データは自チヤネル宛てのもの
として、アドレスデータ以外の受信データは初め
てデイジタル制御回路２５に転送されるようにな
つているものである。

ところで、第１０図に示すように、第９図に示
すアナログ入力インタフエースでは、復調回路３
０でアナログインタフエース部２１に必要とされ
る基準クロツクCLKaが併せて得られているが、
第１１図ａ，ｂはその復調回路３０における信号
受信端回路、クロツク再生回路をそれぞれ示した
ものである。先ず第１１図ａによつて信号受信端
回路について説明すれば、第１１図ｃに示す受信
信号（実線表示）はダイオードＤ２、抵抗Ｒ１１
を介し、放電用抵抗Ｒ１２が並列接続されている
コンデンサＣ２で積分されることによつて、半波
整流波の平均値が得られている一方、その受信信
号はまた、ダイオードＤ１を介し抵抗Ｒ９，Ｒ１
０で分圧されることによつて、適当に分圧された
瞬時値が得られた上、それら平均値と瞬時値とが
コンパレータ４８で比較されることによつて、コ
ンパレータ４８からは復調出力が得られるものと
なつている。また、クロツク再生回路では、イン
ピーダンス変調により波高値が小さくなつた、第
１１図ｃに示す受信信号をもクロツク信号（点線
表示）として再生することを目的としており、ダ
イオードＤ３はそのためのレベルシフト用ダイオ
ードで、正側の波形のうち、小さい波高値のレベ
ルをドライバ50のしきい値以上にレベルシフト
し、負側の半波部分のみしきい値以下にして、上
記目的を達成するようにしている。したがつて、
必要に応じてダイオードＤ３は複数個にもなり得
る。なお、ダイオードＤ４は負側波形に対するク
ランプ用ダイオードで、抵抗Ｒ１３はプルアツプ
用の抵抗である。

第１２図は第９図に示すデイジタルインタフエ
ース部２２の詳細なブロツク構成を示したもので
ある。図示のように、各チヤネル対応のアナログ
インタフエース部２１ａ〜２１ｄ各々とデイジタ
ルインタフエース部２２との接続は１対の信号線
で共用されていることから、デイジタルインタフ
エース部２２内には送受信回路（変復調回路）を
構成している変調回路３２、MOSトランジスタ
３３および復調回路３４が１組のみ存在している
以外は、レジスタ３５ａ〜３５ｄがチヤネル対応
に設けられたものとなつている。

以上に述べたアナログ入力インタフエースの例
によれば、信号伝送線が各チヤネルに共通化され
ていることから、デイジタルインタフエース部の
構成が簡単化されるばかりか、多チヤネル対応の
場合でも入出力ピン数は増加することはなくLSI
化が容易に、しかも安価に行い得るものとなつて
いる。更にアナログインタフエース部２１への基
準クロツクは信号線から再生されていることか
ら、受信信号とクロツクが完全に一致し信号受信
の信頼性がより一層高められるものとなつてい
る。

更に、第１３図は更に異なる他の例でのアナロ
グ入力インタフエースのブロツク構成を示したも
のである。この第１３図に示す構成と第９図に示
すものとの相違点は、電源部１６はその出力イン
ピーダンスが入力クロツク信号CLKに関連して、
所定周期で交互に低出力インピーダンス、高出力
インピーダンスにおかれ、これに伴い第１、第２
のトランス１８，１９がただ１つのトランスに共
用されていることである。第１４図ａはその場合
での電源部１６の詳細な一例でのブロツク構成を
示したものである。図中、Ｑ５，Ｑ６はトランジ
スタ、Ｒ１４〜Ｒ１７は抵抗を示す。また、第１
４図ｂは、第１４ａに示す入力端子Ｅ〜Ｊ各々で
の入力信号波形を示したものである。図中、Ｅ，
Ｈは入力クロツク信号CLKから作り出される入
力端子Ｅ，Ｈ上での同一入力信号波形を示し、し
たがつて、トランジスタＱ１，Ｑ６がその高レベ
ル区間でオンされ、低レベル区間でオフされるも
のとなつている。また、Ｆ，Ｉは同じく入力端子
Ｆ，Ｉ上での入力信号波形を示すが、これらは入
力信号波形Ｅ，Ｈを反転した信号となつている。
したがつて、入力信号波形Ｆ，Ｉの高レベル区
間、低レベル区間に応じてトランジスタＱ２，Ｑ
５はともにオン、オフされるものとなつている。
更に、Ｊは入力クロツク信号CLKの立上りに同
期して作り出される入力端子Ｊ上での入力信号波
形を示しており、したがつて、トランジスタＱ４
はその高レベル区間でオンされ、低レベル区間で
オフされるものとなつている。Ｇは同じく入力ク
ロツク信号CLKの立下りに同期して作り出され
る入力端子Ｇ上での入力信号波形を示しており、
したがつて、トランジスタＱ３はその高レベル区
間でくオンされ、その低レベル区間でオフされる
ものとなつている。この結果、トランジスタＱ
１，Ｑ６は同時にオン、オフされているが、トラ
ンジスタＱ４はそれらのトランジスタＱ１，Ｑ６
のオン区間のうち、前半区間でのみオンされ後半
区間ではオフされることになる。この結果、トラ
ンジスタＱ１，Ｑ４が同時にオンされている前半
区間では低出力インピーダンス状態におかれる
も、トランジスタＱ４がオフされて吸込電流をト
ランジスタＱ６のみで分担する後半区間では直列
抵抗Ｒ１７の存在により高出力インピーダンスに
おかれるものである。したがつて、アナログイン
タフエース部２１への駆動電力の供給はトランジ
スタＱ４がオンされる前半の区間で、低出力イン
ピーダンスにおかれている電源部１６より第１、
第２のトランス１８，１９を共用するトランス１
８，１９を介し行われる一方、信号用電源の供給
はトランジスタＱ４がオフされる後半区間で、高
出力インピーダンスにおかれている電源部１６よ
り共用トランス１８，１９を介し行われ、この後
半区間で信号の送受信が行われるものである。こ
のような事情は、トランジスタＱ２，Ｑ５がトラ
ンジスタＱ１，Ｑ４に代つてオンされる区間でも
同様となつている。その前半区間でトランジスタ
Ｑ３がオンされるも後半区間ではオフされ、しか
も直列抵抗Ｒ１６の存在により、トランジスタＱ
２，Ｑ５がオンされる区間でも、電源部１６はそ
の前半区間では低出力インピーダンス状態に、後
半区間では高出力インピーダンス状態におかれて
いるからである。

ところで、電源部１６が高出力インピーダンス
状態におかれている区間では、共用のトランス１
８，１９の１次、２次側電圧ともやや低下する
が、このためトランス１８，１９からの負荷電流
の供給は整流部２０内のダイオードのため遮断さ
れ、トランス１８，１９の１次側からは励磁電流
のみが供給されることになる。この結果、トラン
ス１８，１９の２次側電圧は信号送受信に支障を
きたさない程度に保たれる。このようにして、駆
動電力の供給と信号用電力の供給および信号の送
受信は、それぞれ低出力インピーダンス状態にお
かれる電源部１６と高出力インピーダンス状態に
おかれる電源部１６により時分割で十分行い得る
ものである。但し、駆動電力の供給時間が短縮さ
れることから、整流部２０内のコンデンサは他の
実施例に比しややその容量を大きくする必要があ
る。なお、デイジタルインタフエース部２２の構
成は第９図に示すものに同様であるが、ただ信号
送受信の制御タイミングが異なるだけである。

以上に述べた例によれば、アナログインタフエ
ース部２１への駆動用電力と信号送受信用電力の
供給が、時分割にインピーダンス状態が切替えさ
れる電源部より行われるため、チヤネル対応の絶
縁用の第１、第２のトランスを１個のトランスで
共用し得ることから、より実装密度が高められコ
ストを低減することが可能となる。

以上、本発明によるプロセス制御装置のインタ
フエース、特にアナログ入力インタフエースの構
成について各種説明したが、プロセス制御装置か
らのデイジタル信号をアナログ変換した上、プラ
ント側へ出力するアナログ出力インタフエースに
ついても、既述のアナログインタフエース部を構
成しているプリアンプ２３、Ａ／Ｄ変換回路２４
をそれぞれ出力アンプ、Ｄ／Ａ変換回路と交換す
るのみで、容易に構成し得ることは明らかであ
る。尤も、プリアンプ２３およびＡ／Ｄ変換回路
２４に加えて、出力アンプおよびＤ／Ａ変換回路
をも併せて具備せしめる場合には、プラント側と
プロセス制御装置との間で双方向に信号を授受し
得るものである。また、以上に述べた各例ともチ
ヤネル数は４個に限定されているが、これに限定
されないことは明らかである。更に、LSI化の範
囲についても特に限定されない。その理由は適用
プロセス、例えば単チヤネルMOS，CMOS、あ
るいはBiCMOSプロセスなどに応じてLSI化の可
能な範囲が異なるためである。更にまた、本発明
はプロセス制御装置以外の分野の計測制御装置な
どのインタフエースにも同様に適用し得ることは
明らかである。

〔発明の効果〕以上、説明したように、本発明によれば、変調
電力が少なく、かつ十分な信号変換精度が確保し
得、しかもLSI化に適した小形で、高信頼性な経
済性の高いプロセス制御装置のインタフエースが
得られるものとなつている。

【図面の簡単な説明】

第１図は、従来技術に係るプロセス制御装置の
インタフエースの一例でのブロツク構成を示す
図、第２図は、同じく他の例でのブロツク構成を
示す図、第３図ａ，ｂは、同じく更に異なる例で
のブロツク構成と、その一部分の詳細なブロツク
構成を示す図、第４図は、本発明によるプロセス
制御装置のインタフエースの一例でのブロツク構
成を示す図、第５図は、第４図に示すアナログイ
ンタフエース部を中心とした詳細なブロツク構成
を示す図、第６図ａ，ｂは、第４図に示す電源部
の一例での詳細な回路構成と、要部での動作波形
を示す図、第７図は、第４図に示すデイジタルイ
ンタフエース部の詳細なブロツク構成を示す図、
第８図は、第４図に示されている特定の素子の構
成を説明するための断面を示す図、第９図は、本
発明によるプロセス制御装置のインタフエースの
他の例でのブロツク構成を示す図、第１０図は、
第９図に示すアナログインタフエース部を中心と
した詳細なブロツク構成を示す図、第１１図ａ〜
ｃは、第１０図に示す復調回路における信号受信
端回路およびクロツク再生回路を説明するための
図、第１２図は、第９図に示すデイジタルインタ
フエース部の詳細なブロツク構成を示す図、第１
３図は、本発明によるプロセス制御装置のインタ
フエースの更に異なる他の例でのブロツク構成を
示す図、第１４図ａ，ｂは、第１３図に示す電源
部の一例での詳細な回路構成と、要部での動作波
形を示す図である。１……プロセス制御装置、１６……電源部、１
７……（出力インピーダンス変換用）抵抗、１８
……第１の絶縁トランス、１９……第２の絶縁ト
ランス、２０……整流部、２１……アナログイン
タフエース部、２２……デイジタルインタフエー
ス部、２４……Ａ／Ｄ変換回路、２５……デイジ
タル制御回路、２６……クロツク発生回路、２８
……変調回路、２９，３３……（インピーダンス
変調用）MOSトランジスタ、３０……復調回路、
３１……送受信回路、３２……変調回路、３４…
…復調回路、３５……レジスタ、３６……入出力
バツフア、４６……アドレス設定部、４７……ア
ドレス判別部、Ｑ１〜Ｑ６……トランジスタ、Ｒ
１６，Ｒ１７……抵抗。

Claims

【特許請求の範囲】１プラント側とプロセス制御装置との間に介在
され、かつ該プロセス制御装置からのアナログイ
ンタフエース部対応のデイジタル制御信号はデイ
ジタルインタフエース部でシリアル変換・インピ
ーダンス変調された上、絶縁トランスを介し該当
アナログインタフエース部に伝送される一方、該
当アナログインタフエース部では上記デイジタル
インタフエース部からの、インピーダンス変調さ
れたデイジタル制御信号は復調された上、該アナ
ログフエース部での動作を制御すべくされた状態
で、プラント側からプロセス制御装置への入力ア
ナログ信号各々に対しＡ／Ｄ変換が行われるべく
なしたプロセス制御装置のインタフエースであつ
て、入力アナログ信号各々をＡ／Ｄ変換する入力
アナログ信号対応のアナログ入力回路と、該アナ
ログ入力回路からのＡ／Ｄ変換された入力アナロ
グ信号をシリアル変換した上、インピーダンス変
調を行う入力アナログ信号対応のデイジタル入力
回路とが具備されたアナログインタフエース部
と、該アナログインタフエース部対応に設けられ
た絶縁トランスと、該絶縁トランスを介し上記入
力アナログ信号対応のデイジタル入力回路各々と
プロセス制御装置との間に介在され、該入力アナ
ログ信号対応のデイジタル入力回路各々からの、
インピーダンス変調された入力アナログ信号各々
の復調を行う復調回路が具備されたデイジタルイ
ンタフエース部と、上記入力アナログ信号対応の
アナログインタフエース部各々に対する駆動電
力、信号用電力をそれぞれ低出力インピーダンス
状態、高出力インピーダンス状態として、上記絶
縁トランスを介し供給する電力供給手段とを含む
構成のプロセス制御装置とインタフエース。２電力供給手段からのアナログインタフエース
部各々への駆動電力は、低出力インピーダンス状
態にある電源部より直接第１の絶縁トランスを介
し供給される一方、アナログインタフエース部
各々への信号用電力は、上記電源部より高抵抗、
第２の絶縁トランスを介し供給される特許請求の
範囲第１項記載のプロセス制御装置のインタフエ
ース。３電力供給手段からのアナログインタフエース
部への駆動電力、信号用電力は、出力インピーダ
ンスがプロセス制御装置のシステムクロツクに同
期して、交互に低出力インピーダンス状態、高出
力インピーダンス状態におかれている電源部より
共通の絶縁トランスを介し時分割に供給される特
許請求の範囲第１項記載のプロセス制御装置のイ
ンタフエース。４アナログインタフエース部各々へのクロツク
信号は、絶縁トランスの出力から取り出される特
許請求の範囲第１項記載のプロセス制御装置のイ
ンタフエース。５プラント側とプロセス制御装置との間に介在
され、かつ該プロセス制御装置からのアナログイ
ンタフエース部対応のデイジタル制御信号はデイ
ジタルインタフエース部でシリアル変換・インピ
ーダンス変調された上、絶縁トランスを介し該当
アナログインタフエース部に伝送される一方、該
該当アナログインタフエース部では上記デイジタ
ルインタフエース部からの、インピーダンス変調
されたデイジタル制御信号は復調された上、該ア
ナログインタフエース部での動作を制御すべくさ
れた状態で、プロセス制御装置からプラント側へ
の出力デイジタル信号各々に対しＤ／Ａ変換が行
われるべくなしたプロセス制御装置のインタフエ
ースであつて、出力デイジタル信号各々をＤ／Ａ
変換する出力デイジタル信号対応のアナログ出力
回路と、該アナログ出力回路に対し、インピーダ
ンス変調された出力デイジタル信号を復調した
上、出力する出力デイジタル信号対応のデイジタ
ル出力回路とが具備されたアナログインタフエー
ス部と、該アナログインタフエース部対応に設け
られた絶縁トランスと、該絶縁トランスを介し上
記出力デイジタル信号対応のデイジタル出力回路
各々とプロセス制御装置との間に介在され、プロ
セス制御装置からの出力デイジタル信号各々をシ
リアル変換した上、インピーダンス変調を行う変
調回路が具備されたデイジタルインタフエース部
と、上記出力デイジタル信号対応のアナログイン
タフエース部各々に対する駆動電力、信号用電力
をそれぞれ低出力インピーダンス状態、高出力イ
ンピーダンス状態として、上記絶縁トランスを介
し供給する電力供給手段とを含む構成のプロセス
制御装置のインタフエース。６電力供給手段からのアナログインタフエース
部各々への駆動電力は、低出力インピーダンス状
態にある電源部より直接第１の絶縁トランスを介
し供給される一方、アナログインタフエース部
各々への信号用電力は、上記電源部より高抵抗、
第２の絶縁トランスを介し供給される特許請求の
範囲第５項記載のプロセス制御装置のインタフエ
ース。７電力供給手段からのアナログインタフエース
部への駆動電力、信号用電力は、出力インピーダ
ンスがプロセス制御装置のシステムクロツクに同
期して、交互に低出力インピーダンス状態、高出
力インピーダンス状態におかれている電源部より
共通の絶縁トランスを介し時分割に供給される特
許請求の範囲第５項記載のプロセス制御装置のイ
ンタフエース。８アナログインタフエース部各々へのクロツク
信号は、絶縁トランスの出力から取り出される特
許請求の範囲第５項記載のプロセス制御装置のイ
ンタフエース。９プラント側とプロセス制御装置との間に介在
され、かつ該プロセス制御装置からのアナログイ
ンタフエース部対応のデイジタル制御信号はデイ
ジタルインタフエース部でシリアル変換・インピ
ーダンス変調された上、絶縁トランスを介し該当
アナログインタフエース部に伝送される一方、該
該当アナログインタフエース部では上記デイジタ
ルインタフエース部からの、インピーダンス変調
されたデイジタル制御信号は復調された上、該ア
ナログインタフエース部での動作を制御すべくさ
れた状態で、プラント側からプロセス制御装置へ
の入力アナログ信号各々に対してはＡ／Ｄ変換、
プロセス制御装置からプラント側への出力デイジ
タル信号各々に対してはＤ／Ａ変換が行われるべ
くなしたプロセス制御装置のインタフエースであ
つて、対としての人力アナログ信号および出力デ
イジタル信号各々をＡ／Ｄ変換、Ｄ／Ａ変換する
入出力信号対応のアナログ入出力回路と、該アナ
ログ入出力回路からのＡ／Ｄ変換された入力アナ
ログ信号に対してはインピーダンス変調を行う一
方、該アナログ出力回路に対しては、インピーダ
ンス変調された出力デイジタル信号を復調した
上、出力する入出力信号対応のデイジタル入出力
回路とが具備されたアナログインタフエース部
と、該アナログインタフエース部対応に設けられ
た絶縁トランスと、該絶縁トランスを介し上記入
出力信号対応のデイジタル入出力回路各々とプロ
セス制御装置との間に介在され、該入出力信号対
応のデイジタル入出力回路各々からの、インピー
ダンス変調された入力アナログ信号各々の復調を
行う一方、プロセス制御装置からの出力デイジタ
ル信号各々をシリアル変換した上、インピーダン
ス変調を行う復調・変調回路が具備されたデイジ
タルインタフエース部と、上記入出力信号対応の
アナログインタフエース部各々に対する駆動電
力、信号用電力をそれぞれ低出力インピーダンス
状態、高出力インピーダンス状態として、上記絶
縁トランスを介し供給する電力供給手段とを含む
構成のプロセス制御装置のインタフエース。１０電力供給手段からのアナログインタフエー
ス部各々への駆動電力は、低出力インピーダンス
状態にある電源部より直線第１の絶縁トランスを
介し供給される一方、アナログインタフエース部
各々への信号用電圧は、上記電源部より高抵抗、
第２の絶縁トランスを介し供給される特許請求の
範囲第９項記載のプロセス制御装置のインタフエ
ース。１１電力供給手段からのアナログインタフエー
ス部への駆動電力、信号用電力は、出力インピー
ダンスがプロセス制御装置のシステムクロツクに
同期して、交互に低出力インピーダンス状態、高
出力インピーダンス状態におかれている電源部よ
り共通の絶縁トランスを介し時分割に供給される
特許請求の範囲第９項記載のプロセス制御装置の
インタフエース。１２アナログインタフエース部各々へのクロツ
ク信号は、絶縁トランスの出力から取り出される
特許請求の範囲第９項記載のプロセス制御装置の
インタフエース。