JPH0457245B2 - - Google Patents
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- Publication number
- JPH0457245B2 JPH0457245B2 JP12883685A JP12883685A JPH0457245B2 JP H0457245 B2 JPH0457245 B2 JP H0457245B2 JP 12883685 A JP12883685 A JP 12883685A JP 12883685 A JP12883685 A JP 12883685A JP H0457245 B2 JPH0457245 B2 JP H0457245B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- node
- channel mos
- load element
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、MOSトランジスタを用いたパル
ス発生回路を構成する半導体集積回路に関するも
のである。
ス発生回路を構成する半導体集積回路に関するも
のである。
第３図は、例えば特公昭58−56194号公報に示
された従来のパルス発生回路を示す。図において
１0〜１oはドレインがノードＢに共通接続され、
ゲートが入力端子A0〜Aoにそれぞれ接続され、
ソースがグランドに接続されたＮチヤネルMOS
トランジスタ、２はドレインがノードＢに接続さ
れ、ゲートがグランドに接続され、ソースが電源
Vccに接続されたＰチヤネルMOSトランジスタ、
３は入力端子がノードＢに接続され、出力端子が
ノードＣに接続されたインバータである。
された従来のパルス発生回路を示す。図において
１0〜１oはドレインがノードＢに共通接続され、
ゲートが入力端子A0〜Aoにそれぞれ接続され、
ソースがグランドに接続されたＮチヤネルMOS
トランジスタ、２はドレインがノードＢに接続さ
れ、ゲートがグランドに接続され、ソースが電源
Vccに接続されたＰチヤネルMOSトランジスタ、
３は入力端子がノードＢに接続され、出力端子が
ノードＣに接続されたインバータである。
次に動作について第４図の波形図を用いて説明
する。入力端子A0に第４図ａに示すようなパル
ス状の入力信号が加えられると、Ｎチヤネル
MOSトランジスタ１0がON状態になり、ノード
Ｂは放電される。この後、ノードＢは負荷素子と
して用いられているＰチヤネルMOSトランジス
タ２の負荷特性によつて決定される時定数に従つ
て、第４図ｂに示すように充電される。この波形
はインバータ３によつて整形され、ノードＣには
第４図ｃに示すような波形が得られる。他の入力
端子に入力信号が加えられた場合、また、同時に
複数の入力端子に入力信号が加えられた場合も同
様に動作する。
する。入力端子A0に第４図ａに示すようなパル
ス状の入力信号が加えられると、Ｎチヤネル
MOSトランジスタ１0がON状態になり、ノード
Ｂは放電される。この後、ノードＢは負荷素子と
して用いられているＰチヤネルMOSトランジス
タ２の負荷特性によつて決定される時定数に従つ
て、第４図ｂに示すように充電される。この波形
はインバータ３によつて整形され、ノードＣには
第４図ｃに示すような波形が得られる。他の入力
端子に入力信号が加えられた場合、また、同時に
複数の入力端子に入力信号が加えられた場合も同
様に動作する。
従来のパルス発生回路は、以上のように構成さ
れているので、ノードＣに出力されるパルス幅を
長くするためには負荷素子２の電流駆動能力を小
さくし、パルス幅を短くするためには電流駆動能
力を大きくする必要がある。
れているので、ノードＣに出力されるパルス幅を
長くするためには負荷素子２の電流駆動能力を小
さくし、パルス幅を短くするためには電流駆動能
力を大きくする必要がある。
しかし、出力パルス幅を短くするために負荷素
子２の電流駆動能力を大きくした場合、負荷素子
として用いられているＰチヤネルMOSトランジ
スタ２が常にON状態であるので、この場合は第
５図ｂに示すようにＮチヤネルMOSトランジス
タによるノードＢの放電が遅れ、入力信号が入力
されてから出力信号がでるまでの伝播遅延時間
ΔTが第５図ｃに示すように大きくなる。
子２の電流駆動能力を大きくした場合、負荷素子
として用いられているＰチヤネルMOSトランジ
スタ２が常にON状態であるので、この場合は第
５図ｂに示すようにＮチヤネルMOSトランジス
タによるノードＢの放電が遅れ、入力信号が入力
されてから出力信号がでるまでの伝播遅延時間
ΔTが第５図ｃに示すように大きくなる。
また、第６図ａに示すように入力信号のパルス
幅が短い場合には、ノードＢが充分放電されない
うちにＮチヤネルMOSトランジスタがOFF状態
になつてパルス出力が得られない場合もあり（第
６図ｂ，ｃ）、高速動作には適していないという
問題があつた。
幅が短い場合には、ノードＢが充分放電されない
うちにＮチヤネルMOSトランジスタがOFF状態
になつてパルス出力が得られない場合もあり（第
６図ｂ，ｃ）、高速動作には適していないという
問題があつた。
この発明は上記のような問題点を解消するため
になされたもので、入力信号からの遅延が小さ
く、かつ、パルス幅の短い出力を高速、かつ、確
実に発生できるパルス発生回路を構成する半導体
集積回路を得ることを目的としている。
になされたもので、入力信号からの遅延が小さ
く、かつ、パルス幅の短い出力を高速、かつ、確
実に発生できるパルス発生回路を構成する半導体
集積回路を得ることを目的としている。
この発明に係る半導体集積回路は、出力パルス
幅を決定する負荷素子の負荷特性を出力端子から
の帰還信号によつて変化できるように、第１の負
荷素子に並列に、出力端子からの帰還信号で負荷
特性を制御できる第２の負荷素子を設けたもので
ある。
幅を決定する負荷素子の負荷特性を出力端子から
の帰還信号によつて変化できるように、第１の負
荷素子に並列に、出力端子からの帰還信号で負荷
特性を制御できる第２の負荷素子を設けたもので
ある。
この発明においては、常時ON状態の第１の負
荷素子に対し並列に設けた電流駆動能力の大きな
第２の負荷素子が、出力端子からの帰還信号で
ONされるから、パルス幅の短い出力信号を高
速、かつ、確実に発生させることができる。
荷素子に対し並列に設けた電流駆動能力の大きな
第２の負荷素子が、出力端子からの帰還信号で
ONされるから、パルス幅の短い出力信号を高
速、かつ、確実に発生させることができる。
以下、この発明の一実施例を図について説明す
る。第１図はこの発明の一実施例を示し、図にお
いて、１0〜１o，３は第３図と同一ものである。
また、２は第３図のＰチヤネルMOSトランジス
タ２と同様の接続をもつ電流駆動能力の小さな第
１の負荷素子としてのＰチヤネルMOSトランジ
スタ、４は入力端子をノードＢに接続され、出力
端子をノードＤに接続された遅延回路、５はドレ
インがノードＢに接続され、ゲートが前記遅延回
路４の出力端子（ノードＤ）に接続され、ソース
が電源Vccに接続された第１の負荷素子２よりも
電流駆動能力が大きい第２の負荷素子としてのＰ
チヤネルMOSトランジスタである。
る。第１図はこの発明の一実施例を示し、図にお
いて、１0〜１o，３は第３図と同一ものである。
また、２は第３図のＰチヤネルMOSトランジス
タ２と同様の接続をもつ電流駆動能力の小さな第
１の負荷素子としてのＰチヤネルMOSトランジ
スタ、４は入力端子をノードＢに接続され、出力
端子をノードＤに接続された遅延回路、５はドレ
インがノードＢに接続され、ゲートが前記遅延回
路４の出力端子（ノードＤ）に接続され、ソース
が電源Vccに接続された第１の負荷素子２よりも
電流駆動能力が大きい第２の負荷素子としてのＰ
チヤネルMOSトランジスタである。
次に、上記実施例の動作について第２図の波形
図を用いて説明する。
図を用いて説明する。
定常状態ではノードＢは常時ON状態のＰチヤ
ネルMOSトランジスタ２を介して“Ｈ”レベル
に充電されており、ノードＤも“Ｈ”レベルであ
るので、ＰチヤネルMOSトランジスタ５はOFF
している。入力端子A0に第２図ａに示すような
パルス状の入力信号が加えられると、Ｎチヤネル
MOSトランジスタ１0がON状態になりノードＢ
の放電が開始されるが、ノードＢをプルアツプし
ているＰチヤネルMOSトランジスタの電流駆動
能力は小さいので、ノードＢは高速に放電されて
“Ｌ”レベルになる（第２図ｂのＴ１）。遅延回路
４の遅延時間の後、ノードＤは“Ｌ”レベルにな
り、ＰチヤネルMOSトランジスタ５がON状態
になる。ＰチヤネルMOSトランジスタ５は大き
な電流駆動能力を有しているので、ノードＢは短
時間のうちに“Ｈ”レベルに充電される（第２図
ｂ，ｄのＴ２）。ノードＢが“Ｈ”レベルに充電
されるとノードＤは再び“Ｌ”レベルになり、Ｐ
チヤネルMOSトランジスタ５がOFFして定常状
態になる（第２図ｄのＴ３）。
ネルMOSトランジスタ２を介して“Ｈ”レベル
に充電されており、ノードＤも“Ｈ”レベルであ
るので、ＰチヤネルMOSトランジスタ５はOFF
している。入力端子A0に第２図ａに示すような
パルス状の入力信号が加えられると、Ｎチヤネル
MOSトランジスタ１0がON状態になりノードＢ
の放電が開始されるが、ノードＢをプルアツプし
ているＰチヤネルMOSトランジスタの電流駆動
能力は小さいので、ノードＢは高速に放電されて
“Ｌ”レベルになる（第２図ｂのＴ１）。遅延回路
４の遅延時間の後、ノードＤは“Ｌ”レベルにな
り、ＰチヤネルMOSトランジスタ５がON状態
になる。ＰチヤネルMOSトランジスタ５は大き
な電流駆動能力を有しているので、ノードＢは短
時間のうちに“Ｈ”レベルに充電される（第２図
ｂ，ｄのＴ２）。ノードＢが“Ｈ”レベルに充電
されるとノードＤは再び“Ｌ”レベルになり、Ｐ
チヤネルMOSトランジスタ５がOFFして定常状
態になる（第２図ｄのＴ３）。
この回路の出力パルス幅は遅延回路４の遅延時
間で決定されるが、電流駆動能力の大きい負荷素
子５はノードＢを充電するときのみON状態にな
るので、出力パルス幅を短くしても入力信号から
の伝播遅延信号が大きくなることはなく、また、
短いパルス幅の入力信号に対しても確実に反応す
る。
間で決定されるが、電流駆動能力の大きい負荷素
子５はノードＢを充電するときのみON状態にな
るので、出力パルス幅を短くしても入力信号から
の伝播遅延信号が大きくなることはなく、また、
短いパルス幅の入力信号に対しても確実に反応す
る。
他の入力端子に信号が加えられた場合、また、
同時に複数の入力端子に入力信号が加えられた場
合も同様に動作する。
同時に複数の入力端子に入力信号が加えられた場
合も同様に動作する。
第７図はこの発明の他の実施例を示す。この実
施例では、ＮチヤネルMOSトランジスタ１0〜１
ｏのソースを共通接続し、これを外部信号によつ
て制御可能なスイツチン素子としてのＮチヤネル
MOSトランジスタ６を介してグランドに接続し、
ＮチヤネルMOSトランジスタ６のゲートを制御
入力端子Ｆに接続している。
施例では、ＮチヤネルMOSトランジスタ１0〜１
ｏのソースを共通接続し、これを外部信号によつ
て制御可能なスイツチン素子としてのＮチヤネル
MOSトランジスタ６を介してグランドに接続し、
ＮチヤネルMOSトランジスタ６のゲートを制御
入力端子Ｆに接続している。
そしてこの回路では、制御入力端子Ｆを“Ｌ”
レベルにすることによつて出力端子Ｃを“Ｌ”レ
ベルに固定し、パルスの発生を止めることが可能
である。
レベルにすることによつて出力端子Ｃを“Ｌ”レ
ベルに固定し、パルスの発生を止めることが可能
である。
また、第８図はこの発明のさらに他の実施例を
示す。この実施例ではＰチヤネルMOSトランジ
スタ２と５のソースを外部信号によつて制御可能
なスイツチング素子としてのＰチヤネルMOSト
ランジスタ７を介して電源に接続し、ノードＢと
グランド間にＮチヤネルMOSトランジスタ８を
設け、MOSトランジスタ７と８のゲートを制御
入力端子Ｅに接続している。
示す。この実施例ではＰチヤネルMOSトランジ
スタ２と５のソースを外部信号によつて制御可能
なスイツチング素子としてのＰチヤネルMOSト
ランジスタ７を介して電源に接続し、ノードＢと
グランド間にＮチヤネルMOSトランジスタ８を
設け、MOSトランジスタ７と８のゲートを制御
入力端子Ｅに接続している。
そしてこの回路では、制御入力端子Ｅを“Ｈ”
レベルにすることによつて出力端子Ｃを“Ｈ”レ
ベルに固定し、所望の期間“Ｈ”のままのパルス
を得ることが可能である。
レベルにすることによつて出力端子Ｃを“Ｈ”レ
ベルに固定し、所望の期間“Ｈ”のままのパルス
を得ることが可能である。
以上のように、この発明によれば、出力パルス
幅を決定する負荷素子の負荷特性を出力端子から
の帰還信号で制御できるように構成したので、高
速、かつ、確実に動作するパルス発生回路を得ら
れる効果がある。
幅を決定する負荷素子の負荷特性を出力端子から
の帰還信号で制御できるように構成したので、高
速、かつ、確実に動作するパルス発生回路を得ら
れる効果がある。
第１図はこの発明の一実施例によるパルス発生
回路を示す回路図、第２図は第１図の各部の信号
変化を示すクロツクタイミング図、第３図は従来
のパルス発生回路を示す回路図、第４図は第３図
の各部の信号変化を示すクロツクタイミング図、
第５図は負荷素子２の電流駆動能力を大きくした
場合の第３図の各部の信号変化を示すクロツクタ
イミング図、第６図は入力信号のパルス幅が短い
場合の第３図の各部の信号変化を示すクロツクタ
イミング図、第７図及び第８図はともにこの発明
の他の実施例によるパルス発生回路の回路図であ
る。 図において、１0〜１oはＮチヤネルMOSトラ
ンジスタ、２，５は第１，第２の負荷素子として
のＰチヤネルMOSトランジスタ、３はインバー
タ、４は遅延回路、A0〜Aoは入力端子、Ｆ，Ｅ
は制御入力端子、Ｃは出力端子、６はスイツチン
グ素子としてのＮチヤネルMOSトランジスタ、
７，８はスイツチング素子としてのＰ，Ｎチヤネ
ルMOSトランジスタである。なお図中、同一符
号は同一又は相当部分を示す。
回路を示す回路図、第２図は第１図の各部の信号
変化を示すクロツクタイミング図、第３図は従来
のパルス発生回路を示す回路図、第４図は第３図
の各部の信号変化を示すクロツクタイミング図、
第５図は負荷素子２の電流駆動能力を大きくした
場合の第３図の各部の信号変化を示すクロツクタ
イミング図、第６図は入力信号のパルス幅が短い
場合の第３図の各部の信号変化を示すクロツクタ
イミング図、第７図及び第８図はともにこの発明
の他の実施例によるパルス発生回路の回路図であ
る。 図において、１0〜１oはＮチヤネルMOSトラ
ンジスタ、２，５は第１，第２の負荷素子として
のＰチヤネルMOSトランジスタ、３はインバー
タ、４は遅延回路、A0〜Aoは入力端子、Ｆ，Ｅ
は制御入力端子、Ｃは出力端子、６はスイツチン
グ素子としてのＮチヤネルMOSトランジスタ、
７，８はスイツチング素子としてのＰ，Ｎチヤネ
ルMOSトランジスタである。なお図中、同一符
号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ゲートが入力端子に接続され、ドレインが出
力端子に接続され、ソースがグランドに接続され
たMOSトランジスタと、 一端が電源に接続され、他端が上記出力端子に
接続された第１の負荷素子と、 上記出力端子の信号を遅延する遅延回路と、 上記第１の負荷素子と並列に接続され、上記遅
延回路の出力によつてON，OFF制御される上記
第１の負荷素子よりも電流駆動能力が大きい第２
の負荷素子とを備えたことを特徴とする半導体集
積回路。 ２ 上記MOSトランジスタのソースが外部信号
によつて制御可能なスイツチング素子を介してグ
ランドと接続されていることを特徴とする特許請
求の範囲第１項記載の半導体集積回路。 ３ 上記第１および第２の負荷素子の一端が外部
信号によつて制御可能なスイツチング素子を介し
て電源と接続され、上記出力端子とグランド間に
上記外部信号によつて制御可能な第２のスイツチ
ング素子が接続されていることを特徴とする特許
請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12883685A JPS61287313A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12883685A JPS61287313A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61287313A JPS61287313A (ja) | 1986-12-17 |
| JPH0457245B2 true JPH0457245B2 (ja) | 1992-09-11 |
Family
ID=14994598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12883685A Granted JPS61287313A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287313A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734746B2 (ja) * | 1989-05-26 | 1998-04-02 | 日本電気株式会社 | カレントミラー型レベル変換回路 |
-
1985
- 1985-06-13 JP JP12883685A patent/JPS61287313A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61287313A (ja) | 1986-12-17 |
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