JPH0254690B2 - - Google Patents
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- JPH0254690B2 JPH0254690B2 JP57174150A JP17415082A JPH0254690B2 JP H0254690 B2 JPH0254690 B2 JP H0254690B2 JP 57174150 A JP57174150 A JP 57174150A JP 17415082 A JP17415082 A JP 17415082A JP H0254690 B2 JPH0254690 B2 JP H0254690B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- output
- pulse
- signal input
- signal
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基盤上に設けられたMOS集積
回路に係り、特にMOS回路の入力信号の変化を
検知し、それによつてパルスを発生するトランジ
シヨンデイテクタ（変化検知）回路に関する。
回路に係り、特にMOS回路の入力信号の変化を
検知し、それによつてパルスを発生するトランジ
シヨンデイテクタ（変化検知）回路に関する。
従来のMOS集積回路におけるトランジシヨン
デイテクタを第１図乃至第３図を参照して説明す
る。第１図は従来装置の一構成例で、トランジシ
ヨンデイテクタの出力信号１を入力信号２の入力
制御に使用し、この帰還によつて出力端子３にパ
ルス信号を発生する方式を採つている。このよう
に第１図に示す構成例は帰還方式を採つているた
め回路の設計が複雑になり、また、パルス以外の
出力信号４，５は、パルス信号１により制御され
たトランスフアーゲートを通して出力されるため
時間遅れが大きくなるという欠点がある。
デイテクタを第１図乃至第３図を参照して説明す
る。第１図は従来装置の一構成例で、トランジシ
ヨンデイテクタの出力信号１を入力信号２の入力
制御に使用し、この帰還によつて出力端子３にパ
ルス信号を発生する方式を採つている。このよう
に第１図に示す構成例は帰還方式を採つているた
め回路の設計が複雑になり、また、パルス以外の
出力信号４，５は、パルス信号１により制御され
たトランスフアーゲートを通して出力されるため
時間遅れが大きくなるという欠点がある。
第２図は従来装置の他の構成例で、第１図の如
く帰還方式を採用せず、時間幅の変更はインバー
タ列の段数の増減によつて行なつている。信号入
力端子６と同相出力端子７の間には偶数のインバ
ータI1，I2からなるインバータ列を設け、信号入
力端子６と逆相出力端子８の間には奇数のインバ
ータI3，I4，I5からなるインバータ列を設ける。
また、基準電源VSSにはそれぞれ直列接続した電
界効果トランジスタ（以下「トランジスタ」とい
う）T01，T02およびT03，T04を設け、インバー
タI6を介してパルス出力端子９に接続する。イン
バータI6の入力側には負荷１０を介して基準電源
VDDを接続する。また、信号入力端子にはインバ
ータI7，I8，I9，I10からなるインバータ列を設け、
インバータI7，I9，I10の出力をそれぞれトランジ
スタT02，T03，T04のゲート端子に与える。トラ
ンジスタT01のゲート端子には信号入力端子から
の信号を与える。
く帰還方式を採用せず、時間幅の変更はインバー
タ列の段数の増減によつて行なつている。信号入
力端子６と同相出力端子７の間には偶数のインバ
ータI1，I2からなるインバータ列を設け、信号入
力端子６と逆相出力端子８の間には奇数のインバ
ータI3，I4，I5からなるインバータ列を設ける。
また、基準電源VSSにはそれぞれ直列接続した電
界効果トランジスタ（以下「トランジスタ」とい
う）T01，T02およびT03，T04を設け、インバー
タI6を介してパルス出力端子９に接続する。イン
バータI6の入力側には負荷１０を介して基準電源
VDDを接続する。また、信号入力端子にはインバ
ータI7，I8，I9，I10からなるインバータ列を設け、
インバータI7，I9，I10の出力をそれぞれトランジ
スタT02，T03，T04のゲート端子に与える。トラ
ンジスタT01のゲート端子には信号入力端子から
の信号を与える。
このように、第２図の構成例では、信号入力Ａ
の変化に対してインバータI7，I8，I9あるいはイ
ンバータI8，I9，I10の３段のインバータ列の信号
遅れによつてパルス出力Ｃの時間幅を決めている
ため、時間幅の変更はインバータ列の段数増減に
よりなすことができ、回路設計が容易である。ま
た、同相出力Ｂと逆相出力はパルス出力Ｃと別
系統になるため動作を高速化できる。
の変化に対してインバータI7，I8，I9あるいはイ
ンバータI8，I9，I10の３段のインバータ列の信号
遅れによつてパルス出力Ｃの時間幅を決めている
ため、時間幅の変更はインバータ列の段数増減に
よりなすことができ、回路設計が容易である。ま
た、同相出力Ｂと逆相出力はパルス出力Ｃと別
系統になるため動作を高速化できる。
しかし、第２図の構成例では同相出力Ｂおよび
逆相出力とパルス出力Ｃが別系統の回路になつ
ているため、信号入力Ａに対する同相出力Ｂ，逆
相出力およびパルス出力Ｃの時間的関係につい
て、次の関係が要求されるときはうまく動作しな
い。その事情を第３図を参照して説明する。
逆相出力とパルス出力Ｃが別系統の回路になつ
ているため、信号入力Ａに対する同相出力Ｂ，逆
相出力およびパルス出力Ｃの時間的関係につい
て、次の関係が要求されるときはうまく動作しな
い。その事情を第３図を参照して説明する。
第３図の如く、信号入力Ａが“Ｌ”から“Ｈ”
に変化してからパルス出力Ｃが立ち上るまでの時
間をt1、逆相出力が“Ｌ”に変るまでの時間を
t2、同相出力Ｂが“Ｈ”に変わるまでの時間を
t3、パルス出力Ｃが立ち下るまでの時間をt4とす
る。また、信号入力Ａが“Ｈ”から“Ｌ”に変化
してからパルス出力Ｃが立ち上るまでの時間を
t5、同相出力Ｂが“Ｌ”に変るまでの時間をt6、
逆相出力が“Ｈ”に変るまでの時間をt7、パル
ス出力Ｃが立ち下るまでの時間をt8、とする。そ
して、インバータI1，I3，I7およびトランジスタ
T01のしきい値電圧をそれぞれV1，V3，V7，V01
とする。このようにすると、t1＜t2＜t3＜t4から
V01＜V1＜V7が必要条件となり、t5＜t6＜t7＜t8
からV3＜V7および（I3〜I5の遅延）＜（I7〜I10の遅
延）が必要条件となる。
に変化してからパルス出力Ｃが立ち上るまでの時
間をt1、逆相出力が“Ｌ”に変るまでの時間を
t2、同相出力Ｂが“Ｈ”に変わるまでの時間を
t3、パルス出力Ｃが立ち下るまでの時間をt4とす
る。また、信号入力Ａが“Ｈ”から“Ｌ”に変化
してからパルス出力Ｃが立ち上るまでの時間を
t5、同相出力Ｂが“Ｌ”に変るまでの時間をt6、
逆相出力が“Ｈ”に変るまでの時間をt7、パル
ス出力Ｃが立ち下るまでの時間をt8、とする。そ
して、インバータI1，I3，I7およびトランジスタ
T01のしきい値電圧をそれぞれV1，V3，V7，V01
とする。このようにすると、t1＜t2＜t3＜t4から
V01＜V1＜V7が必要条件となり、t5＜t6＜t7＜t8
からV3＜V7および（I3〜I5の遅延）＜（I7〜I10の遅
延）が必要条件となる。
ここで、信号入力Ａが“Ｈ”から“Ｌ”にゆる
やかに変化した場合を考えると、まずインバータ
I7の出力が変化し、次いでインバータI3の出力が
変化するので、t5＜t6の関係は満足する。ところ
が、インバータI7の出力変化の情報がインバータ
I10に伝達され、パルス出力Ｃが立下つた後にイ
ンバータI3の出力が変化することもあり、このと
きにはt7＜t8を満足しなくなる。
やかに変化した場合を考えると、まずインバータ
I7の出力が変化し、次いでインバータI3の出力が
変化するので、t5＜t6の関係は満足する。ところ
が、インバータI7の出力変化の情報がインバータ
I10に伝達され、パルス出力Ｃが立下つた後にイ
ンバータI3の出力が変化することもあり、このと
きにはt7＜t8を満足しなくなる。
本発明は上述のような従来技術の欠点に鑑みて
なされたもので、簡単な回路構成で動作の高速化
を図ることができ、かつ入力信号と出力信号の間
に時間的な制約がある場合にも正常な動作をする
トランジシヨンデイテクタ回路を得ることを目的
とする。
なされたもので、簡単な回路構成で動作の高速化
を図ることができ、かつ入力信号と出力信号の間
に時間的な制約がある場合にも正常な動作をする
トランジシヨンデイテクタ回路を得ることを目的
とする。
上記の目的を実現するため本発明は、帰還方式
を用いずに複数のインバータ列を設けるという簡
単かつ高速で動作する回路構成をとることによつ
て必要な幅の出力パルスを得、かつ出力パルスの
パルス幅を規制するインバータの一部を同相出力
および逆相出力を形成するインバータ列と共有
し、それらのしきい値に所定の関係を持たせるこ
とによつて、入力信号と出力信号の間に時間的制
約があるときにも正常に動作するトランジシヨン
デイテクタ回路を提供するものである。
を用いずに複数のインバータ列を設けるという簡
単かつ高速で動作する回路構成をとることによつ
て必要な幅の出力パルスを得、かつ出力パルスの
パルス幅を規制するインバータの一部を同相出力
および逆相出力を形成するインバータ列と共有
し、それらのしきい値に所定の関係を持たせるこ
とによつて、入力信号と出力信号の間に時間的制
約があるときにも正常に動作するトランジシヨン
デイテクタ回路を提供するものである。
第４図乃至第７図を参照して本発明の実施例を
説明する。第４図は一実施例の回路図で、第２図
と同一の要素は同一の符号で示す。インバータI2
からの同相出力はインバータI3を介してｎチヤン
ネルトランジスタT12のゲートに与え、インバー
タI5からの逆相出力はインバータI9を介してｎチ
ヤンネルトランジスタT14のゲートに与える。ま
た、信号入力ＡはｎチヤンネルトランジスタT11
のゲート、およびインバータI7を介してｎチヤン
ネルトランジスタT13のゲートに与える。なお、
インバータI1，I3およびI7のしきい値電圧V1，
V3，V7と、トランジスタT11のしきい値電圧V11
の間には、V7＞V1＞V3＞V11の関係が成立する
ように各インバータのドライバおよび負荷の大き
さが定めてあるものとする。
説明する。第４図は一実施例の回路図で、第２図
と同一の要素は同一の符号で示す。インバータI2
からの同相出力はインバータI3を介してｎチヤン
ネルトランジスタT12のゲートに与え、インバー
タI5からの逆相出力はインバータI9を介してｎチ
ヤンネルトランジスタT14のゲートに与える。ま
た、信号入力ＡはｎチヤンネルトランジスタT11
のゲート、およびインバータI7を介してｎチヤン
ネルトランジスタT13のゲートに与える。なお、
インバータI1，I3およびI7のしきい値電圧V1，
V3，V7と、トランジスタT11のしきい値電圧V11
の間には、V7＞V1＞V3＞V11の関係が成立する
ように各インバータのドライバおよび負荷の大き
さが定めてあるものとする。
第４図の回路において信号入力Ａが“Ｌ”から
“Ｈ”に変化したのち、再び“Ｌ”に変化したと
きの動作を第５図を参照して説明する。
“Ｈ”に変化したのち、再び“Ｌ”に変化したと
きの動作を第５図を参照して説明する。
信号入力Ａが“Ｌ”のときはインバータI7，
I8，I9の出力は“Ｈ”，“Ｈ”，“Ｌ”であるので、
トランジスタT11，T12，T13，T14はそれぞれ
OFF，ON，ON，OFFである。従つて、パルス
出力Ｃは“Ｌ”である。
I8，I9の出力は“Ｈ”，“Ｈ”，“Ｌ”であるので、
トランジスタT11，T12，T13，T14はそれぞれ
OFF，ON，ON，OFFである。従つて、パルス
出力Ｃは“Ｌ”である。
信号入力Ａが“Ｈ”になるとトランジスタT11
はONするので、パルス出力Ｃは“Ｌ”から
“Ｈ”になる。そして、インバータI1，I2，I8で定
まる遅延時間T1が経過するとインバータI8の出力
は“Ｈ”から“Ｌ”になり、トランジスタT12が
OFFするのでパルス出力Ｃは“Ｈ”から“Ｌ”
に戻る。このようにしてインバータI1，I2，I8で
定まる時間T1幅のパルスが端子９より出力され
る。
はONするので、パルス出力Ｃは“Ｌ”から
“Ｈ”になる。そして、インバータI1，I2，I8で定
まる遅延時間T1が経過するとインバータI8の出力
は“Ｈ”から“Ｌ”になり、トランジスタT12が
OFFするのでパルス出力Ｃは“Ｈ”から“Ｌ”
に戻る。このようにしてインバータI1，I2，I8で
定まる時間T1幅のパルスが端子９より出力され
る。
信号入力Ａが“Ｈ”から“Ｌ”になると、イン
バータI7の出力はI7自身の遅延時間の後に“Ｌ”
から“Ｈ”になつてトランジスタT13がONする。
その結果、パルス出力Ｃは“Ｌ”から“Ｈ”にな
る。そして、インバータI3，I4，I5，I9で定まる
遅延時間が経過するとインバータI9の出力は
“Ｈ”から“Ｌ”になり、トランジスタT14が
OFFする。その結果、パルス出力Ｃは“Ｈ”か
ら“Ｌ”になり、インバータI7，I3，I4，I5，I9の
遅延時間で定まる時間T2幅のパルスが端子９よ
り出力される。
バータI7の出力はI7自身の遅延時間の後に“Ｌ”
から“Ｈ”になつてトランジスタT13がONする。
その結果、パルス出力Ｃは“Ｌ”から“Ｈ”にな
る。そして、インバータI3，I4，I5，I9で定まる
遅延時間が経過するとインバータI9の出力は
“Ｈ”から“Ｌ”になり、トランジスタT14が
OFFする。その結果、パルス出力Ｃは“Ｈ”か
ら“Ｌ”になり、インバータI7，I3，I4，I5，I9の
遅延時間で定まる時間T2幅のパルスが端子９よ
り出力される。
上記の如く、パルス出力Ｃのパルス幅はインバ
ータの遅延時間により定まるため、インバータの
段数を増減させたり、あるいはインバータの遅延
時間を変化させることによつてパルス幅T1，T2
を所望の値にすることが可能である。
ータの遅延時間により定まるため、インバータの
段数を増減させたり、あるいはインバータの遅延
時間を変化させることによつてパルス幅T1，T2
を所望の値にすることが可能である。
第４図の回路において、信号入力Ａが“Ｌ”か
ら“Ｈ”へゆつくり変化した後、再び“Ｈ”から
“Ｌ”へゆつくり変化したときの動作を第６図を
参照して説明する。なお、インバータI7，I1，I3
およびトランジスタT11のしきい値電圧V7，V1，
V3，およびV11の間には、前述のとおりV7＞V1
＞V3＞V11なる関係が成立している。
ら“Ｈ”へゆつくり変化した後、再び“Ｈ”から
“Ｌ”へゆつくり変化したときの動作を第６図を
参照して説明する。なお、インバータI7，I1，I3
およびトランジスタT11のしきい値電圧V7，V1，
V3，およびV11の間には、前述のとおりV7＞V1
＞V3＞V11なる関係が成立している。
信号入力Ａが“Ｌ”からしだいに“Ｈ”に近づ
いてV11のレベルに達すると、まずトランジスタ
T11がONし、パルス出力Ｃは“Ｌ”から“Ｈ”
になる。
いてV11のレベルに達すると、まずトランジスタ
T11がONし、パルス出力Ｃは“Ｌ”から“Ｈ”
になる。
信号入力Ａが更に“Ｈ”に近づいてV3のレベ
ルに達すると、インバータI3の出力が“Ｌ”にな
り、そのためインバータI4，I5で定まる遅延時間
の後に逆相出力が“Ｌ”になる。また、インバ
ータI9の出力は“Ｈ”になるためトランジスタ
T14はONになる。
ルに達すると、インバータI3の出力が“Ｌ”にな
り、そのためインバータI4，I5で定まる遅延時間
の後に逆相出力が“Ｌ”になる。また、インバ
ータI9の出力は“Ｈ”になるためトランジスタ
T14はONになる。
信号入力Ａが更に“Ｈ”に近づいてV1のレベ
ルに達すると、インバータI1の出力が“Ｌ”にな
り、そのためインバータI2の遅延時間の後に同相
出力Ｂが“Ｈ”になる。また、インバータI8の出
力は“Ｌ”になるのでトランジスタT12はOFFす
るがトランジスタT13，T14がすでにONしている
のでパルス出力Ｃは“Ｈ”のままである。
ルに達すると、インバータI1の出力が“Ｌ”にな
り、そのためインバータI2の遅延時間の後に同相
出力Ｂが“Ｈ”になる。また、インバータI8の出
力は“Ｌ”になるのでトランジスタT12はOFFす
るがトランジスタT13，T14がすでにONしている
のでパルス出力Ｃは“Ｈ”のままである。
信号入力Ａが更に“Ｈ”に近づいてV7のレベ
ルに達すると、インバータI7の出力が“Ｌ”にな
り、そのためトランジスタT13はOFFする。その
結果、パルス出力Ｃは“Ｌ”になる。このように
して、T1時間幅のパルスを得ることができる。
ルに達すると、インバータI7の出力が“Ｌ”にな
り、そのためトランジスタT13はOFFする。その
結果、パルス出力Ｃは“Ｌ”になる。このように
して、T1時間幅のパルスを得ることができる。
次に、一定の時間が経過した後に、信号入力Ａ
が“Ｈ”からしだいに“Ｌ”に近づいてV7のレ
ベルに達すると、まずインバータI7の出力が
“Ｈ”となり、そのためトランジスタT13がONし
てパルス出力Ｃは“Ｈ”になる。
が“Ｈ”からしだいに“Ｌ”に近づいてV7のレ
ベルに達すると、まずインバータI7の出力が
“Ｈ”となり、そのためトランジスタT13がONし
てパルス出力Ｃは“Ｈ”になる。
信号入力Ａが更に“Ｌ”に近づいてV1のレベ
ルに達すると、インバータI1の出力は“Ｈ”にな
り同相出力Ｂは“Ｌ”になる。また、インバータ
I8の出力は“Ｈ”になるので、トランジスタT12
はONする。
ルに達すると、インバータI1の出力は“Ｈ”にな
り同相出力Ｂは“Ｌ”になる。また、インバータ
I8の出力は“Ｈ”になるので、トランジスタT12
はONする。
信号入力Ａが更に“Ｌ”に近づいてV3のレベ
ルに達すると、インバータI3の出力は“Ｈ”にな
り逆相出力は“Ｈ”になる。また、インバータ
I9の出力は“Ｌ”になるのでトランジスタT14は
OFFするが、トランジスタT11，T12はONのまま
なのでパルス出力Ｃは“Ｈ”のままである。
ルに達すると、インバータI3の出力は“Ｈ”にな
り逆相出力は“Ｈ”になる。また、インバータ
I9の出力は“Ｌ”になるのでトランジスタT14は
OFFするが、トランジスタT11，T12はONのまま
なのでパルス出力Ｃは“Ｈ”のままである。
信号入力Ａが更に“Ｌ”に近づいてV11のレベ
ルに達すると、トランジスタT11がOFFするので
パルス出力Ｃは“Ｌ”になる。このようにして
T2時間幅のパルスを得ることができる。
ルに達すると、トランジスタT11がOFFするので
パルス出力Ｃは“Ｌ”になる。このようにして
T2時間幅のパルスを得ることができる。
第７図は本発明の他の実施例の回路図で、第４
図と同一要素は同一符号で示してある。ｐチヤン
ネルトランジスタT21とｐチヤンネルトランジス
タT23を並列接続し、ｐチヤンネルトランジスタ
T22とｐチヤンネルトランジスタT24を並列接続
し、これら並列接続したものを互いに直列接続す
る。なお、トランジスタT21のゲートには信号入
力Ａを与え、トランジスタT22，T23，T24のゲー
トにはそれぞれインバータI7，I8，I9の出力を与
えるようにする。そして、インバータI1，I3，I7
のしきい値V1，V3，V7とトランジスタT21のし
きい値V21との間には、V21＜V3＜V1＜V7の関係
が成立するようにする。このようにすると。入力
信号と出力信号について第３図で示すような時間
的制約がある場合にも、トランジシヨンデイテク
タ回路として正常に動作する。
図と同一要素は同一符号で示してある。ｐチヤン
ネルトランジスタT21とｐチヤンネルトランジス
タT23を並列接続し、ｐチヤンネルトランジスタ
T22とｐチヤンネルトランジスタT24を並列接続
し、これら並列接続したものを互いに直列接続す
る。なお、トランジスタT21のゲートには信号入
力Ａを与え、トランジスタT22，T23，T24のゲー
トにはそれぞれインバータI7，I8，I9の出力を与
えるようにする。そして、インバータI1，I3，I7
のしきい値V1，V3，V7とトランジスタT21のし
きい値V21との間には、V21＜V3＜V1＜V7の関係
が成立するようにする。このようにすると。入力
信号と出力信号について第３図で示すような時間
的制約がある場合にも、トランジシヨンデイテク
タ回路として正常に動作する。
上述のごとく本発明によれば、従来装置の如き
帰還方式を採用せずにインバータ列によつてパル
ス幅を規制する回路であるため、回路設計が容易
でかつ高速に動作するトランジシヨンデイテクタ
が得られる。また出力されるパルスの時間幅をイ
ンバータの遅延時間により定めているので、パル
ス幅の設計の自由度が大きくパルス幅も安定させ
ることができる。さらに、パルス幅を規制するイ
ンバータの一部を同相出力および逆相出力を得る
ためのインバータと共有にし、かつそれらインバ
ータのしきい値とスイツチ回路を構成するスイツ
チング素子（例えばトランジスタ）のしきい値と
の間に所定の関係を持たせ、これによつて、入力
信号と出力信号の間に第３図に示すような時間的
制約がある場合にも、満足に動作するトランジシ
ヨンデイテクタ回路を得ることができる。
帰還方式を採用せずにインバータ列によつてパル
ス幅を規制する回路であるため、回路設計が容易
でかつ高速に動作するトランジシヨンデイテクタ
が得られる。また出力されるパルスの時間幅をイ
ンバータの遅延時間により定めているので、パル
ス幅の設計の自由度が大きくパルス幅も安定させ
ることができる。さらに、パルス幅を規制するイ
ンバータの一部を同相出力および逆相出力を得る
ためのインバータと共有にし、かつそれらインバ
ータのしきい値とスイツチ回路を構成するスイツ
チング素子（例えばトランジスタ）のしきい値と
の間に所定の関係を持たせ、これによつて、入力
信号と出力信号の間に第３図に示すような時間的
制約がある場合にも、満足に動作するトランジシ
ヨンデイテクタ回路を得ることができる。
第１図および第２図は従来装置の構成例の回路
図、第３図は入力信号と出力信号との間の時間的
制約を説明するタイミングチヤート、第４図は本
発明の一実施例の回路図、第５図および第６図は
第４図に示す一実施例の動作を説明するタイミン
グチヤート、第７図は本発明の他の実施例の回路
図である。 T11，T12，T13，T14…ｎチヤンネル電界効果
トランジスタ、T21，T22，T23，T24…ｐチヤン
ネル電界効果トランジスタ。
図、第３図は入力信号と出力信号との間の時間的
制約を説明するタイミングチヤート、第４図は本
発明の一実施例の回路図、第５図および第６図は
第４図に示す一実施例の動作を説明するタイミン
グチヤート、第７図は本発明の他の実施例の回路
図である。 T11，T12，T13，T14…ｎチヤンネル電界効果
トランジスタ、T21，T22，T23，T24…ｐチヤン
ネル電界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力側を信号入力端子に接続し出力側を同相
出力端子に接続した2n段（ｎは正の整数）の第
１のインバータ列と、入力側を前記信号入力端子
に接続し出力側を逆相出力端子に接続した2n＋
１段の第２のインバータ列と、前記第１のインバ
ータ列の出力側に接続した少なくとも１段の第３
のインバータ列と、前記第２のインバータ列の出
力側に接続した少なくとも１段の第４のインバー
タ列と、前記信号入力端子に接続した少なくとも
１段の第５のインバータ列と、前記信号入力端子
から与えられる信号によつてONもしくはOFFし
前記第３のインバータ列から与えられる信号によ
つてOFFもしくはONして前記第１および第３の
インバータ列により定まる第１の遅延時間幅のパ
ルスを出力する第１のスイツチ回路と、前記第４
のインバータ列から与えられる信号によつてON
もしくはOFFし前記第５のインバータ列から与
えられる信号によつてOFFもしくはONして前記
第２，第４および第５のインバータ列により定ま
る第２の遅延時間幅のパルスを出力する第２のス
イツチ回路とを備え、 前記第１のインバータ列の初段インバータのし
きい値電圧V1と、前記第２のインバータ列の初
段インバータのしきい値電圧V2と、前記第５の
インバータ列の初段インバータのしきい値電圧
V3と、前記第１のスイツチ回路が前記信号入力
端子からの信号によつてONもしくはOFFすると
きの電圧V4との間にV3＞V1＞V2＞V4の関係が成
立することを特徴とするトランジシヨンデイテク
タ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174150A JPS5963821A (ja) | 1982-10-04 | 1982-10-04 | トランジシヨンデイテクタ回路 |
| US06/538,277 US4563593A (en) | 1982-10-04 | 1983-10-03 | Transition detector circuit |
| DE8383109892T DE3375267D1 (en) | 1982-10-04 | 1983-10-04 | Transition detector circuits and mos integrated circuits provided with such a detector circuit |
| EP83109892A EP0105520B1 (en) | 1982-10-04 | 1983-10-04 | Transition detector circuits and mos integrated circuits provided with such a detector circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174150A JPS5963821A (ja) | 1982-10-04 | 1982-10-04 | トランジシヨンデイテクタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5963821A JPS5963821A (ja) | 1984-04-11 |
| JPH0254690B2 true JPH0254690B2 (ja) | 1990-11-22 |
Family
ID=15973546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174150A Granted JPS5963821A (ja) | 1982-10-04 | 1982-10-04 | トランジシヨンデイテクタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4563593A (ja) |
| EP (1) | EP0105520B1 (ja) |
| JP (1) | JPS5963821A (ja) |
| DE (1) | DE3375267D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3442613A1 (de) * | 1984-11-22 | 1986-05-22 | Siemens AG, 1000 Berlin und 8000 München | Synchronisierstufe zur gewinnung eines synchronisiersignals mit geringem jitter aus einer biternaeren datenfolge |
| US4742247A (en) * | 1985-04-26 | 1988-05-03 | Advanced Micro Devices, Inc. | CMOS address transition detector with temperature compensation |
| JP2532740B2 (ja) * | 1989-10-18 | 1996-09-11 | 松下電器産業株式会社 | アドレス遷移検出回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3805170A (en) * | 1969-01-03 | 1974-04-16 | Us Navy | Transition detector |
| US3678295A (en) * | 1969-12-29 | 1972-07-18 | Teletype Corp | Transistion sensing circuit |
| US3942037A (en) * | 1974-09-06 | 1976-03-02 | Motorola, Inc. | MOS edge sensing circuit |
| US4039858A (en) * | 1976-04-05 | 1977-08-02 | Rca Corporation | Transition detector |
| JPS5622837U (ja) * | 1979-07-31 | 1981-02-28 | ||
| US4286174A (en) * | 1979-10-01 | 1981-08-25 | Rca Corporation | Transition detector circuit |
| JPS5745717A (en) * | 1980-09-02 | 1982-03-15 | Toshiba Corp | Signal change detector |
-
1982
- 1982-10-04 JP JP57174150A patent/JPS5963821A/ja active Granted
-
1983
- 1983-10-03 US US06/538,277 patent/US4563593A/en not_active Expired - Lifetime
- 1983-10-04 DE DE8383109892T patent/DE3375267D1/de not_active Expired
- 1983-10-04 EP EP83109892A patent/EP0105520B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4563593A (en) | 1986-01-07 |
| EP0105520A3 (en) | 1985-07-31 |
| DE3375267D1 (en) | 1988-02-11 |
| JPS5963821A (ja) | 1984-04-11 |
| EP0105520B1 (en) | 1988-01-07 |
| EP0105520A2 (en) | 1984-04-18 |
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