JPH0457250B2 - - Google Patents
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- Publication number
- JPH0457250B2 JPH0457250B2 JP59246610A JP24661084A JPH0457250B2 JP H0457250 B2 JPH0457250 B2 JP H0457250B2 JP 59246610 A JP59246610 A JP 59246610A JP 24661084 A JP24661084 A JP 24661084A JP H0457250 B2 JPH0457250 B2 JP H0457250B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- output
- input
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000284 extract Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Description
〔産業上の利用分野〕
本発明は、３個の異なつた入力論理状態を認識
することが可能でCMOSからなるトライレベル
型入力バツフア回路に関する。 この異つた３入力論理状態を認識する入力バツ
フア回路は、通常集積回路フイルタを内蔵した
CODEC等で内部の主要回路機能及び特性をテス
トするために使用されている。このトライレベル
入力バツフアは、３つの異つた電圧レベルによつ
て内部回路の種々の機能及び特性をテストするた
めのいくつかの制御信号を発生させることが可能
である。 〔従来の技術〕 第３図は従来のトライレベル入力バツフア回路
の一例の回路図を示す。図において、１０は第４
図ａで示されるインバータ、１１は第４図ｂで示
される２入力NOR回路、１２は第４図ｃで示さ
れるインバータである。入力端子１が２入力
NOR１１とインバータ１２に接続され、インバ
ータ１２の出力が２入力NOR１１及び出力端子
３に接続されこの２入力NOR１１の出力が出力
端子２に接続されている。 この回路の動作を説明する前に、第４図ｃの２
電源インバータについて説明する。図において、
VDDは接地（GND）レベルより高い正の電源電圧
であり、VSSはGNDレベルより低い負の電源電圧
であり、ＰチヤンネルMOSトランジスタ（以降、
PMOSと略す）２１とＮチヤンネルMOSトラン
ジスタ（以降、NMOSと略す）２２とで構成さ
れたCMOSインバータである。なお、インバー
タ１０は第４図ａのように、第４図ｃの電源VSS
が接地レベルとなつたものに相当する。これら
PMOS２１とNMOS２２のそれぞれのゲート幅
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）を適当な
値に設定することにより、例えば、PMOSの
Ｗ／ＬよりNMOSのＷ／Ｌを大きくすることに
より、第５図のインバータ入出力特性図に示され
るように、入力電圧がGNDレベルとVSSレベルの
中間でインバータの出力を反転させることができ
る。また、２入力NOR回路１２は、第４図ｂの
ように、各２個のPMOS２３，２４、NMOS２
５，２６から構成される。 次に、第３図の従来回路の動作を説明する。 入力端子１から電圧VDD（“１”レベル）が入力
された時、インバータ１２の出力は電圧VSS（“−
１”レベル）となり、２入力NOR１１の出力は
GND（“０”レベル）となり、したがつて、イン
バータ１０の出力はVDDとなる。また、入力端子
１がGNDの時、インバータ１２の出力はVSS、２
入力NOR１１の出力はVDDとなり、したがつて、
インバータ１０の出力はGNDとなる。次に、入
力端子１がVSSの時、インバータ１２の出力は
VDD、２入力NOR１１の出力はGNDとなり、し
たがつて、インバータ１０の出力はVDDとなる。
以上の論理の心理値表は第１表に示される。
することが可能でCMOSからなるトライレベル
型入力バツフア回路に関する。 この異つた３入力論理状態を認識する入力バツ
フア回路は、通常集積回路フイルタを内蔵した
CODEC等で内部の主要回路機能及び特性をテス
トするために使用されている。このトライレベル
入力バツフアは、３つの異つた電圧レベルによつ
て内部回路の種々の機能及び特性をテストするた
めのいくつかの制御信号を発生させることが可能
である。 〔従来の技術〕 第３図は従来のトライレベル入力バツフア回路
の一例の回路図を示す。図において、１０は第４
図ａで示されるインバータ、１１は第４図ｂで示
される２入力NOR回路、１２は第４図ｃで示さ
れるインバータである。入力端子１が２入力
NOR１１とインバータ１２に接続され、インバ
ータ１２の出力が２入力NOR１１及び出力端子
３に接続されこの２入力NOR１１の出力が出力
端子２に接続されている。 この回路の動作を説明する前に、第４図ｃの２
電源インバータについて説明する。図において、
VDDは接地（GND）レベルより高い正の電源電圧
であり、VSSはGNDレベルより低い負の電源電圧
であり、ＰチヤンネルMOSトランジスタ（以降、
PMOSと略す）２１とＮチヤンネルMOSトラン
ジスタ（以降、NMOSと略す）２２とで構成さ
れたCMOSインバータである。なお、インバー
タ１０は第４図ａのように、第４図ｃの電源VSS
が接地レベルとなつたものに相当する。これら
PMOS２１とNMOS２２のそれぞれのゲート幅
（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）を適当な
値に設定することにより、例えば、PMOSの
Ｗ／ＬよりNMOSのＷ／Ｌを大きくすることに
より、第５図のインバータ入出力特性図に示され
るように、入力電圧がGNDレベルとVSSレベルの
中間でインバータの出力を反転させることができ
る。また、２入力NOR回路１２は、第４図ｂの
ように、各２個のPMOS２３，２４、NMOS２
５，２６から構成される。 次に、第３図の従来回路の動作を説明する。 入力端子１から電圧VDD（“１”レベル）が入力
された時、インバータ１２の出力は電圧VSS（“−
１”レベル）となり、２入力NOR１１の出力は
GND（“０”レベル）となり、したがつて、イン
バータ１０の出力はVDDとなる。また、入力端子
１がGNDの時、インバータ１２の出力はVSS、２
入力NOR１１の出力はVDDとなり、したがつて、
インバータ１０の出力はGNDとなる。次に、入
力端子１がVSSの時、インバータ１２の出力は
VDD、２入力NOR１１の出力はGNDとなり、し
たがつて、インバータ１０の出力はVDDとなる。
以上の論理の心理値表は第１表に示される。
本発明の目的は、このような欠点を除去し、よ
り小さい消費電力でしかも駆動能力の大きなトラ
イレベル型の入力バツフア回路を提供することに
ある。 〔発明の構成〕 本発明の入力バツフア回路の構成は、入力信号
が接続され単一電源で動作する第１の論理回路
と、前記入力信号が接続され正負の二電源により
動作し正負の論理出力を有する第２の論理回路
と、この第２の理論回路の出力を反転し前記単一
電源で動作するインバータ回路とを含み、前記第
１の論理回路および前記インバータ回路からそれ
ぞれ出力をとり出すと共に、前記第２の論理回路
を構成するMOSトランジスタのゲート長に対す
るゲート幅の比を前記インバータ回路を構成する
MOSトランジスタのゲート長に対するゲート幅
の比より小さくしたことを特徴とする。 〔実施例〕 以下、本発明の実施例について図面を用いて説
明する。 第１図は本発明の実施例の回路図、第２表は第
１図の回路に対する真理値表である。
り小さい消費電力でしかも駆動能力の大きなトラ
イレベル型の入力バツフア回路を提供することに
ある。 〔発明の構成〕 本発明の入力バツフア回路の構成は、入力信号
が接続され単一電源で動作する第１の論理回路
と、前記入力信号が接続され正負の二電源により
動作し正負の論理出力を有する第２の論理回路
と、この第２の理論回路の出力を反転し前記単一
電源で動作するインバータ回路とを含み、前記第
１の論理回路および前記インバータ回路からそれ
ぞれ出力をとり出すと共に、前記第２の論理回路
を構成するMOSトランジスタのゲート長に対す
るゲート幅の比を前記インバータ回路を構成する
MOSトランジスタのゲート長に対するゲート幅
の比より小さくしたことを特徴とする。 〔実施例〕 以下、本発明の実施例について図面を用いて説
明する。 第１図は本発明の実施例の回路図、第２表は第
１図の回路に対する真理値表である。
【表】
本実施例は、第４図ａ，ｂ，ｃで示されたイン
バータ及び２入力NORを用い、２入力NOR１１
の第１の入力及び２電源を用いたインバータ１２
に入力端子１を接続し、インバータ１２の出力を
２入力NOR１１の第２の入力及びインバータ１
０に接続し、２入力NOR１１の出力を出力端子
２へ、インバータ１０の出力を出力端子３へ接続
した回路で構成される。このインバータ１２も第
５図で示される直流入出力特性をもつている。 次に本発明の動作について説明する。 図において、入力端子１がVDD（“１”レベル）
の時、インバータ１２の出力はVSS（“−１”レベ
ル）、したがつて、インバータ１０の出力はVDD、
また２入力NOR１１の出力はGND（“０”レベ
ル）となる。次に、入力端子１がGNDの時、イ
ンバータ１２の出力はVSS、したがつてインバー
タ１０の出力はVDD、また２入力NOR１１の出力
はVDDとなる。さらに、入力端子１がVSSの時、
インバータ１２の出力はVDD、したがつて、イン
バータ１０の出力及び２入力NOR１１の出力は
共にGNDとなる。したがつて、真理値表の第２
表のように、出力端子２と３には異なつた２値出
力信号の組合せを出力され、入力端子１の３入力
レベルを認識できる。 本実施例はCMOSで構成しているので、従来
回路と同様に入力端子１がVDD又はVSSの時は直
流電流は流れない。しかるに、入力端子１が
GNDの時、PMOS及びNMOSが共にON状態で
あるため、直流電流VDDからVSSに電流が流れる
が、MOSトランジスタの電流はＷ／Ｌに比例す
ることから、インバータ１２のPMOS及び
NMOSのＷ／Ｌを小さくすることにより、直流
電流を小さくし、駆動能力はインバータ１０によ
り大きくすることができる。 第２図は本発明の他の実施例の回路図、第３表
は第２図の回路に対する真理値表である。
バータ及び２入力NORを用い、２入力NOR１１
の第１の入力及び２電源を用いたインバータ１２
に入力端子１を接続し、インバータ１２の出力を
２入力NOR１１の第２の入力及びインバータ１
０に接続し、２入力NOR１１の出力を出力端子
２へ、インバータ１０の出力を出力端子３へ接続
した回路で構成される。このインバータ１２も第
５図で示される直流入出力特性をもつている。 次に本発明の動作について説明する。 図において、入力端子１がVDD（“１”レベル）
の時、インバータ１２の出力はVSS（“−１”レベ
ル）、したがつて、インバータ１０の出力はVDD、
また２入力NOR１１の出力はGND（“０”レベ
ル）となる。次に、入力端子１がGNDの時、イ
ンバータ１２の出力はVSS、したがつてインバー
タ１０の出力はVDD、また２入力NOR１１の出力
はVDDとなる。さらに、入力端子１がVSSの時、
インバータ１２の出力はVDD、したがつて、イン
バータ１０の出力及び２入力NOR１１の出力は
共にGNDとなる。したがつて、真理値表の第２
表のように、出力端子２と３には異なつた２値出
力信号の組合せを出力され、入力端子１の３入力
レベルを認識できる。 本実施例はCMOSで構成しているので、従来
回路と同様に入力端子１がVDD又はVSSの時は直
流電流は流れない。しかるに、入力端子１が
GNDの時、PMOS及びNMOSが共にON状態で
あるため、直流電流VDDからVSSに電流が流れる
が、MOSトランジスタの電流はＷ／Ｌに比例す
ることから、インバータ１２のPMOS及び
NMOSのＷ／Ｌを小さくすることにより、直流
電流を小さくし、駆動能力はインバータ１０によ
り大きくすることができる。 第２図は本発明の他の実施例の回路図、第３表
は第２図の回路に対する真理値表である。
以上、詳細に説明したように、本発明のトライ
レベル入力バツフア回路は、消費電力が小さく、
しかも駆動能力の大きいバツフアを構成できると
いう効果がある。
レベル入力バツフア回路は、消費電力が小さく、
しかも駆動能力の大きいバツフアを構成できると
いう効果がある。
第１図、第２図は本発明の第１および第２の実
施例の回路図、第３図は従来のトライレベル入力
バツフアの一例の回路図、第４図ａ，ｂ，ｃはイ
ンバータ、２入力NORおよび２電源のインバー
タをそれぞれCMOS構成した回路図、第５図は
第４図ｃのインバータの直流入出力特性図であ
る。 図において、１……入力端子、２，３……出力
端子、１０……インバータ、１１……２入力
NOR、１２……２電源のインバータ、２１，２
３，２４……PMOS、２２，２５，２６……
NMOSである。
施例の回路図、第３図は従来のトライレベル入力
バツフアの一例の回路図、第４図ａ，ｂ，ｃはイ
ンバータ、２入力NORおよび２電源のインバー
タをそれぞれCMOS構成した回路図、第５図は
第４図ｃのインバータの直流入出力特性図であ
る。 図において、１……入力端子、２，３……出力
端子、１０……インバータ、１１……２入力
NOR、１２……２電源のインバータ、２１，２
３，２４……PMOS、２２，２５，２６……
NMOSである。
Claims (1)
- １ 入力信号が接続され単一電源で動作する第１
の論理回路と、前記入力信号が接続され正負の二
電源により動作し正負の論理出力を有する第２の
論理回路と、この第２の論理回路の出力を反転し
前記単一電源で動作するインバータ回路とを含
み、前記第１の論理回路および前記インバータ回
路からそれぞれ出力をとり出すと共に、前記第２
の論理回路を構成するMOSトランジスタのゲー
ト長に対するゲート幅の比を前記インバータ回路
を構成するMOSトランジスタのゲート長に対す
るゲート幅の比より小さくしたことを特徴とする
入力バツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246610A JPS61125226A (ja) | 1984-11-21 | 1984-11-21 | 入力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246610A JPS61125226A (ja) | 1984-11-21 | 1984-11-21 | 入力バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125226A JPS61125226A (ja) | 1986-06-12 |
| JPH0457250B2 true JPH0457250B2 (ja) | 1992-09-11 |
Family
ID=17150964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246610A Granted JPS61125226A (ja) | 1984-11-21 | 1984-11-21 | 入力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125226A (ja) |
-
1984
- 1984-11-21 JP JP59246610A patent/JPS61125226A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61125226A (ja) | 1986-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |