JPH02254814A - ３ステート出力バッファ回路 - Google Patents
３ステート出力バッファ回路Info
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- JPH02254814A JPH02254814A JP1077005A JP7700589A JPH02254814A JP H02254814 A JPH02254814 A JP H02254814A JP 1077005 A JP1077005 A JP 1077005A JP 7700589 A JP7700589 A JP 7700589A JP H02254814 A JPH02254814 A JP H02254814A
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- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３ステート出力バツフア回路に関する。
従来のＣＭＯ３３ステートバッファ回路、すなわち入力
信号が正相または逆相で出力され、かつ制御信号によっ
て出力をハイインピーダンス状態（Ｚ）に設定できる機
能をもったバッファ回路の構成を第３図（ａ）に示す。
信号が正相または逆相で出力され、かつ制御信号によっ
て出力をハイインピーダンス状態（Ｚ）に設定できる機
能をもったバッファ回路の構成を第３図（ａ）に示す。
この従来例は、入力端子Ｏｆ ＣＭＯ３ｉｌ成のインバ
ータＴ１の出力端子に接続された０ＭＯ８構成の２人力
ＮＡＮＤゲートＴ２、入力端子０１、制御端子０２を入
力とするＣＭＯＳ構成の２人力ＮＯＲゲートＴ３を有し
、２人力ＮＡＮＤゲートＴ２の出力がｐＭＯＳトランジ
スタ１０６のゲートに、また２人力ＮＯＲゲートＴ３が
ｎＭＯＳトランジスタ１０７のゲートにそれぞれ接続さ
れている。またｐＭＯＳトランジスタ１０６とｎＭＯＳ
トランジスタ１０７のドレインは接続され、出力端子０
５となる。
ータＴ１の出力端子に接続された０ＭＯ８構成の２人力
ＮＡＮＤゲートＴ２、入力端子０１、制御端子０２を入
力とするＣＭＯＳ構成の２人力ＮＯＲゲートＴ３を有し
、２人力ＮＡＮＤゲートＴ２の出力がｐＭＯＳトランジ
スタ１０６のゲートに、また２人力ＮＯＲゲートＴ３が
ｎＭＯＳトランジスタ１０７のゲートにそれぞれ接続さ
れている。またｐＭＯＳトランジスタ１０６とｎＭＯＳ
トランジスタ１０７のドレインは接続され、出力端子０
５となる。
制御端子の電位レベルが“Ｌ Ｉ＋の時は２人力ＮＡＮ
ＤゲートＴ２．２人力ＮＯＲゲートＴ３の部分は入力信
号（０１）に対してインバータの機能を示す、信号線０
３，０４には入力信号の反転信号が出力され、出力端子
１０５には入力信号と同相の出力信号が得られる。また
制御端子の電位レベルが°Ｈ′″の時は入力信号にかか
わらず２人力ＮＡＮＤゲートＴ２の出力はＨ′”レベル
、２人力ＮＯＲゲートＴ３の出力は“Ｌ ”レベルとな
り、出力端子０５はハイインピーダンス状態〈２〉とな
る。
ＤゲートＴ２．２人力ＮＯＲゲートＴ３の部分は入力信
号（０１）に対してインバータの機能を示す、信号線０
３，０４には入力信号の反転信号が出力され、出力端子
１０５には入力信号と同相の出力信号が得られる。また
制御端子の電位レベルが°Ｈ′″の時は入力信号にかか
わらず２人力ＮＡＮＤゲートＴ２の出力はＨ′”レベル
、２人力ＮＯＲゲートＴ３の出力は“Ｌ ”レベルとな
り、出力端子０５はハイインピーダンス状態〈２〉とな
る。
〔発明が解決しようとする課題〕
上述した従来の３ステート出力バツフア回路は、インバ
ータＴ１．２人力ＮＡＮＤゲートＴ２．２人力ＮＯＲゲ
ートＴ３からなる前段部分を有しているので、ＣＭＯ３
ｉ成にすると、この前段部分に１０個のＭＯＳトランジ
スタを必要とし、回路構成も複雑化し、レイアウト面積
において占有面積が大きくなるという欠点がある。
ータＴ１．２人力ＮＡＮＤゲートＴ２．２人力ＮＯＲゲ
ートＴ３からなる前段部分を有しているので、ＣＭＯ３
ｉ成にすると、この前段部分に１０個のＭＯＳトランジ
スタを必要とし、回路構成も複雑化し、レイアウト面積
において占有面積が大きくなるという欠点がある。
本発明の３ステート出力バツフア回路は、ゲートが入力
端子に接続されソースが電源端子に接続された第１のｐ
Ｍ ＯＳ トランジスタ、ゲートが制御端子に接続さ
れソースが前記第１のｐＭＯＳトランジスタのドレイン
に接続された第２のｐＭＯＳトランジスタ、ゲートが前
記入力端子に接続され前記第２のｐＭＯ８トランジスタ
のドレインと接地端子間に挿入された第１のｎＭＯＳト
ランジスタ及びゲートが前記制御端子に接続され前記第
２のｐＭＯＳトランジスタのドレインと接地端子間に挿
入された第２のｎ Ｍ ＯＳ トランジスタからなるＣ
ＭＯＳ ＮＯＲゲートと、ゲートが前記入力端子に接
続され前記制御端子と前記第１のＰＭＯＳトランジスタ
のドレイン間に挿入された第３のｎＭＯＳトランジスタ
と、ゲートが前記第１のｐＭＯＳトランジスタのドレイ
ンに接続されソースが電源端子に接続された第３のｐＭ
ＯＳトランジスタと、ゲートが前記第２のｐＭＯＳトラ
ンジスタのドレンインに接続され前記第３のｐＭＯＳト
ランジスタと接地端子間に挿入された第４のｎＭＯＳト
ランジスタと、前記第４のｎＭＯＳトランジスタのドレ
インに接続された出力端子とを含むというものである。
端子に接続されソースが電源端子に接続された第１のｐ
Ｍ ＯＳ トランジスタ、ゲートが制御端子に接続さ
れソースが前記第１のｐＭＯＳトランジスタのドレイン
に接続された第２のｐＭＯＳトランジスタ、ゲートが前
記入力端子に接続され前記第２のｐＭＯ８トランジスタ
のドレインと接地端子間に挿入された第１のｎＭＯＳト
ランジスタ及びゲートが前記制御端子に接続され前記第
２のｐＭＯＳトランジスタのドレインと接地端子間に挿
入された第２のｎ Ｍ ＯＳ トランジスタからなるＣ
ＭＯＳ ＮＯＲゲートと、ゲートが前記入力端子に接
続され前記制御端子と前記第１のＰＭＯＳトランジスタ
のドレイン間に挿入された第３のｎＭＯＳトランジスタ
と、ゲートが前記第１のｐＭＯＳトランジスタのドレイ
ンに接続されソースが電源端子に接続された第３のｐＭ
ＯＳトランジスタと、ゲートが前記第２のｐＭＯＳトラ
ンジスタのドレンインに接続され前記第３のｐＭＯＳト
ランジスタと接地端子間に挿入された第４のｎＭＯＳト
ランジスタと、前記第４のｎＭＯＳトランジスタのドレ
インに接続された出力端子とを含むというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）は、本発明の一実施例の回路図、第１図（
ｂ）は第１図（ａ）の回路の動作の真理値を示す図であ
る。
ｂ）は第１図（ａ）の回路の動作の真理値を示す図であ
る。
第１のｐＭＯＳトランジスタ１０１、第２のｐＭＯＳト
ランジスタ１０２、第１のｎ Ｍ ＯＳ ｈランジメタ
１０３、第２のｎ Ｍ ＯＳ トランジスタ１０４で２
人力ＮＯＲゲートを構成しており、その出力信号がソー
スを接地端子に接続されたｎＭ ＯＳ トランジスタ１
０７のゲート入力となる。
ランジスタ１０２、第１のｎ Ｍ ＯＳ ｈランジメタ
１０３、第２のｎ Ｍ ＯＳ トランジスタ１０４で２
人力ＮＯＲゲートを構成しており、その出力信号がソー
スを接地端子に接続されたｎＭ ＯＳ トランジスタ１
０７のゲート入力となる。
また第１のｐＭＯＳトランジスタ１０１のドレインは、
第２のｎＭＯＳトランジスタ１０２のソースに接続され
、ソースを電源端子に接続された第３のｐＭＯＳトラン
ジスタ１０６のゲートに接続されている。制御端子０２
と第１のｐＭＯＳトランジスタのドレイン間に第３のｎ
Ｍ ＯＳ トランジスタ１０５が挿入されている。第
３のｐＭＯＳトランジスタのドレインは出力端子１０５
及び第４のｎＭＯＳ トランジスタ１０７のドレインに
接続されている。第１のｎＭＯＳトランジスタ１０１、
第１のｎＭＯＳトランジスタ１０３、第３のｎＭＯＳト
ランジスタ１０５のゲートには、入力端子０１が接続さ
れ、第２のｐＭＯＳトランジスタ１０２と第２のｎ Ｍ
ＯＳ トランジスタ１０４のゲートと、第３のｎ Ｍ
ＯＳ トランジスタ１０５のソースには制御端子０２
が接続されている。
第２のｎＭＯＳトランジスタ１０２のソースに接続され
、ソースを電源端子に接続された第３のｐＭＯＳトラン
ジスタ１０６のゲートに接続されている。制御端子０２
と第１のｐＭＯＳトランジスタのドレイン間に第３のｎ
Ｍ ＯＳ トランジスタ１０５が挿入されている。第
３のｐＭＯＳトランジスタのドレインは出力端子１０５
及び第４のｎＭＯＳ トランジスタ１０７のドレインに
接続されている。第１のｎＭＯＳトランジスタ１０１、
第１のｎＭＯＳトランジスタ１０３、第３のｎＭＯＳト
ランジスタ１０５のゲートには、入力端子０１が接続さ
れ、第２のｐＭＯＳトランジスタ１０２と第２のｎ Ｍ
ＯＳ トランジスタ１０４のゲートと、第３のｎ Ｍ
ＯＳ トランジスタ１０５のソースには制御端子０２
が接続されている。
次に、この回路の動作について説明を行う。まず、制御
端子０２の電位が°“Ｌ ”レベル、入力端子０１の電
位が“Ｌ″レベル場合、１０１゜１０２はオン、１０３
，１０４はオフし、信号線０４には゛Ｈルベルが出力さ
れる。また１０５はオフするので信号線０３には“Ｈ”
レベルが出力され、１０６はオフ、１０７はオンするの
で、出力端子０５には“Ｌ′″レベルが出力される。
端子０２の電位が°“Ｌ ”レベル、入力端子０１の電
位が“Ｌ″レベル場合、１０１゜１０２はオン、１０３
，１０４はオフし、信号線０４には゛Ｈルベルが出力さ
れる。また１０５はオフするので信号線０３には“Ｈ”
レベルが出力され、１０６はオフ、１０７はオンするの
で、出力端子０５には“Ｌ′″レベルが出力される。
次に入力信号（０１）が°“Ｈ″ルベル場合、１０１．
１０４はオフ、１０３はオンするので、信号線０４には
、“Ｌ ”レベルが出力される。また１０５はオンする
ので信号線０３には“Ｌ”レベルが出力され、１０６は
オン、１０７はオフするので、出力端子０５には°“Ｈ
”ルベルが出力される。
１０４はオフ、１０３はオンするので、信号線０４には
、“Ｌ ”レベルが出力される。また１０５はオンする
ので信号線０３には“Ｌ”レベルが出力され、１０６は
オン、１０７はオフするので、出力端子０５には°“Ｈ
”ルベルが出力される。
また次に制御信号（０２）が°゛Ｈ゛Ｈ゛レベル、入力
信号（０１）が゛Ｌ″レベルとすると、１０１．１０４
はオン、１０２，１０３，１０５はオフするので信号線
０３には゛Ｈ″ルベル、信号線０４には゛Ｌ″ルベルが
出力し、１０６゜１０７はオフするので、信号線０５は
ハイインピーダンス状態となる。次に、入力信号（０１
）か“°Ｈ″レベルの場合、１０１，１０２はオフ、１
０３．１０４はオンするので、信号線０４には“Ｌ″レ
ベル出力される。また、１０５はオンし、信号線０３に
は制御信号（０２）の−段落ちの“Ｈ”レベルが出力さ
れ、１０６，１０７はオフするので、出力端子０５はハ
イインピーダンス状態なる。
信号（０１）が゛Ｌ″レベルとすると、１０１．１０４
はオン、１０２，１０３，１０５はオフするので信号線
０３には゛Ｈ″ルベル、信号線０４には゛Ｌ″ルベルが
出力し、１０６゜１０７はオフするので、信号線０５は
ハイインピーダンス状態となる。次に、入力信号（０１
）か“°Ｈ″レベルの場合、１０１，１０２はオフ、１
０３．１０４はオンするので、信号線０４には“Ｌ″レ
ベル出力される。また、１０５はオンし、信号線０３に
は制御信号（０２）の−段落ちの“Ｈ”レベルが出力さ
れ、１０６，１０７はオフするので、出力端子０５はハ
イインピーダンス状態なる。
以上、本実施例の動作について述べたが要約すれば、制
御信号（０２〉が“°Ｈ′ルベル、つまり出力が禁止さ
れているときには、１０６．１０７のゲートに、それぞ
れ°“Ｈパ、“°Ｌパが入力され、双方をオフにし、制
御信号（０２）が“′Ｌ″ルベル、つまり出力が許可さ
れている時には、１０１がオンするか、１０３，１０５
がオンするかは、入力信号（０１）が“Ｈ°′が“Ｌ
”レベルかで自動的に決まり、１０６．１０７のどちら
か一方がオンし、出力が得られるというものである。
御信号（０２〉が“°Ｈ′ルベル、つまり出力が禁止さ
れているときには、１０６．１０７のゲートに、それぞ
れ°“Ｈパ、“°Ｌパが入力され、双方をオフにし、制
御信号（０２）が“′Ｌ″ルベル、つまり出力が許可さ
れている時には、１０１がオンするか、１０３，１０５
がオンするかは、入力信号（０１）が“Ｈ°′が“Ｌ
”レベルかで自動的に決まり、１０６．１０７のどちら
か一方がオンし、出力が得られるというものである。
なお、本実施例においては、入力信号（０１）が°゛Ｈ
″Ｈ″レベル信号（０２）が“Ｈパレベルのとき、信号
線０３には、従来例に比べｎＭ○Ｓトランジスタ１０５
１段分低い゛Ｈ″レベルが出力されるが、ｎＭＯＳトラ
ンジスタ１０５のオン抵抗を小さく設計すれば問題はな
い。
″Ｈ″レベル信号（０２）が“Ｈパレベルのとき、信号
線０３には、従来例に比べｎＭ○Ｓトランジスタ１０５
１段分低い゛Ｈ″レベルが出力されるが、ｎＭＯＳトラ
ンジスタ１０５のオン抵抗を小さく設計すれば問題はな
い。
第３図の従来例では前段部分に１０個のＭＯＳトランジ
スタを必要としたがこの実施例ではわずかに５個で足り
る。
スタを必要としたがこの実施例ではわずかに５個で足り
る。
第２図（ａ）は一実施例の変形を示す回路図、第２図（
ｂ）は第２図（ａ）の回路の動作の真理値を示す図であ
る。
ｂ）は第２図（ａ）の回路の動作の真理値を示す図であ
る。
第３のｎ Ｍ ＯＳ トランジスタ１０５と並列に第４
のｎＭＯＳトランジスタ１０８を挿入し、そのゲートに
は入力信号（０１）を反転して加えるようにしたもので
ある。一実施例に比べＭＯＳトランジスタの個数は３個
増えるが、それでも従来例に比較すると２個少なくてす
む。
のｎＭＯＳトランジスタ１０８を挿入し、そのゲートに
は入力信号（０１）を反転して加えるようにしたもので
ある。一実施例に比べＭＯＳトランジスタの個数は３個
増えるが、それでも従来例に比較すると２個少なくてす
む。
以上説明したように本発明は、２人力ＮＯＲゲートを構
成する電源端子側のｐＭＯＳトランジスタのドレインと
制御端子間にｎＭＯ９トランジスタを挿入することによ
り、より少ないＭ ＯＳ トランジスタでＣＭＯＳ！’
＊成の３ステート出力バツフア回路を構成できるので、
占有面積が削減される効果がある。
成する電源端子側のｐＭＯＳトランジスタのドレインと
制御端子間にｎＭＯ９トランジスタを挿入することによ
り、より少ないＭ ＯＳ トランジスタでＣＭＯＳ！’
＊成の３ステート出力バツフア回路を構成できるので、
占有面積が削減される効果がある。
第１図（ａ）は本発明の一実施例の回路図、第１図（ｂ
）は第１図（ａ）の回路の動作の真理値を示す図、第２
図（ａ）は一実施例の変形の回路図、第２図（ｂ）は第
２図（ａ）の動作の真理値を示す図、第３図（ａ）は従
来例の回路図、第３図（ｂ）は第３図（ａ）の回路の動
作の真理値を示す図である。 ０１・・・入力端子、０２・・・制御端子、０３，０４
・・・信号線、０５・・・出力端子、１０１・・・第１
のｐＭＯＳトランジスタ、１０２・・・第２のｐＭＯＳ
トランジスタ、１０３・・・第１のｎＭＯＳトランジス
タ、１０４・・・第２のｎＭＯＳ）−ランジスタ、１０
５・・・第３のｎＭＯＳトランジスタ、１０６・・・第
３のｐＭＯＳトランジスタ、１０７・・・第４のｎＭＯ
Ｓトランジスタ、１０８・・・第４のｐＭＯＳトランジ
スタ、１０９・・・第５のｐＭＯ８トランジスタ、１１
０・・・第５のｎ Ｍ ＯＳ トランジスタ、Ｔ１・・
・インバータ、Ｔ２・・・２人力ＮＡＮＤゲート、Ｔ３
・・・２人力ＮＯＲゲート。
）は第１図（ａ）の回路の動作の真理値を示す図、第２
図（ａ）は一実施例の変形の回路図、第２図（ｂ）は第
２図（ａ）の動作の真理値を示す図、第３図（ａ）は従
来例の回路図、第３図（ｂ）は第３図（ａ）の回路の動
作の真理値を示す図である。 ０１・・・入力端子、０２・・・制御端子、０３，０４
・・・信号線、０５・・・出力端子、１０１・・・第１
のｐＭＯＳトランジスタ、１０２・・・第２のｐＭＯＳ
トランジスタ、１０３・・・第１のｎＭＯＳトランジス
タ、１０４・・・第２のｎＭＯＳ）−ランジスタ、１０
５・・・第３のｎＭＯＳトランジスタ、１０６・・・第
３のｐＭＯＳトランジスタ、１０７・・・第４のｎＭＯ
Ｓトランジスタ、１０８・・・第４のｐＭＯＳトランジ
スタ、１０９・・・第５のｐＭＯ８トランジスタ、１１
０・・・第５のｎ Ｍ ＯＳ トランジスタ、Ｔ１・・
・インバータ、Ｔ２・・・２人力ＮＡＮＤゲート、Ｔ３
・・・２人力ＮＯＲゲート。
Claims (1)
- ゲートが入力端子に接続されソースが電源端子に接続さ
れた第１のｐＭＯＳトランジスタ、ゲートが制御端子に
接続されソースが前記第１のｐＭＯＳトランジスタのド
レインに接続された第２のｐＭＯＳトランジスタ、ゲー
トが前記入力端子に接続され前記第２のｐＭＯＳトラン
ジスタのドレインと接地端子間に挿入された第１のｎＭ
ＯＳトランジスタ及びゲートが前記制御端子に接続され
前記第２のｐＭＯＳトランジスタのドレインと接地端子
間に挿入された第２のｎＭＯＳトランジスタからなるＣ
ＭＯＳＮＯＲゲートと、ゲートが前記入力端子に接続さ
れ前記制御端子と前記第１のｐＭＯＳトランジスタのド
レイン間に挿入された第３のｎＭＯＳトランジスタと、
ゲートが前記第１のｐＭＯＳトランジスタのドレインに
接続されソースが電源端子に接続された第３のｐＭＯＳ
トランジスタと、ゲートが前記第２のｐＭＯＳトランジ
スタのドレンインに接続され前記第３のｐＭＯＳトラン
ジスタと接地端子間に挿入された第４のｎＭＯＳトラン
ジスタと、前記第４のｎＭＯＳトランジスタのドレイン
に接続された出力端子とを含むことを特徴とする３ステ
ート出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077005A JPH02254814A (ja) | 1989-03-28 | 1989-03-28 | ３ステート出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077005A JPH02254814A (ja) | 1989-03-28 | 1989-03-28 | ３ステート出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254814A true JPH02254814A (ja) | 1990-10-15 |
Family
ID=13621650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077005A Pending JPH02254814A (ja) | 1989-03-28 | 1989-03-28 | ３ステート出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335637B1 (en) * | 2000-04-03 | 2002-01-01 | International Business Machines Corporation | Two-supply protection circuit |
| JP2017118401A (ja) * | 2015-12-25 | 2017-06-29 | ザインエレクトロニクス株式会社 | 信号多重化装置 |
-
1989
- 1989-03-28 JP JP1077005A patent/JPH02254814A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335637B1 (en) * | 2000-04-03 | 2002-01-01 | International Business Machines Corporation | Two-supply protection circuit |
| JP2017118401A (ja) * | 2015-12-25 | 2017-06-29 | ザインエレクトロニクス株式会社 | 信号多重化装置 |
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