JPH0457298A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分計〕 本発明は、フローティングゲートを有し電気的に書換え
可能な半導体不揮発性メモリに関するものである。

〔従来の技術〕

第２図（ａ）は従来およびこの発明による半導体記憶装
置を説明するための構成図である。

電気的に書換え可能な半導体不揮発性メモリの一つとし
て、フラッシュＥＥＰＲＯＭがある。このメモリは一括
消去型（全ビットを同時に消去）であり、バイト単位で
の書換えはできないが、つのメモリトランジスタで１ビ
ツトを構成できるため、安価な半導体不揮発性メモリと
なりうるものである。また、このフラッシュＥＥＰＲＯ
Ｍはセクター単位での消去も可能であるため、これが実
現すればフロッピーディスクに置き換わるメモリとして
大いに注目されてさている。

このフラッｉ１５　ＥＥＰＲＯＭは第２図（ａ）に示す
ように構成されている。図において、（１）はＰ型基板
、（２１，（３）はＮ＋拡散層であり、それぞれドレイ
ン・ソースを示す。ドレイン（２）はアレイ内ではビッ
ト線と接続されており、ソース（３）は通常接地電位と
なっている。（４）はメモリトランジスタを制御するた
めのゲートであり、アレイ内ではワード線と接続されて
いる。（５）はフローティングゲートであり書込みによ
り電子を捕獲し、電源をＯＦＦしても書込み後の状態を
保持している。そして消去時には電子を放出する。（６
）はフローティングゲ−ト（５１一基板（１）間の絶縁
膜であり、酸化膜で形成され通常１００人程度の膜厚で
ありトンネル酸化膜と呼ばれる。消去時、トンネル現象
を用いてフローティングゲート（５）内の電子をドレイ
ン（２）或いはソース（３）に放出するからである、（
７）はゲート（４）−フローティングゲート（５）間の
絶縁膜であり、通常２００Å以上の酸化膜で形成される
。また、図中ドレイン（２）、ソース（３）、ゲート（
４）に加える電圧をそれぞれＶＤ、■８．■Ｇとし、ド
レイン（２）に流れる電流をＩＤとする。

次に動作について説明する。第２図（ｂ）は、メモリト
ランジスタのＶｏ〜■Ｄ特性図である。消去状態のメモ
リのしきい値（以下ＶＴＨと呼ぶ）は、一般に低く、そ
の状態をＶＴＨＥとする。メモリを書込む場合、ドレイ
ン（２）・ゲート（４）に正の高電圧を加え、ソース（
３）ば接地電位にする。この時、ドレイン（２）−ソー
ス（３）間にチャネルが形成され、電流が流れるととも
にドレイン（２）の空乏層内でホットエレクトロンが発
生する。このホットエレクトロンは、ゲート（４）に加
えた正の電圧により発生する電界により、フローティン
グゲート（５）へ引っばられ捕獲される。このフローテ
ィングゲート（５）内に捕獲された電子により、書込み
後のメモリの■止は高い方へとシフトし第２図（ｂ）の
ＶＴＨＰの状態になる。

メモリを消去する場合、ドレイン（２）又はソース（３
）に高電圧を加える。ここではドレイン（２）に正の高
電圧を加えるものとする。この時、ゲート（４）は接地
電位、ソース（３）はフローティング状態にすると、ド
レイン（２）−フローティングゲート（５）間の電界に
よりフローティングゲート（５）に捕獲された電子はト
ンネル現象によりドレイン（２）に放出され、消去後の
メモリの■、は低い方へとシフトし第２図（ｂ）のＶＴ
ＨＨの状態にもどる。

第３図に従来の半導体記憶装置として、フラッシュＥＥ
ＰＲＯＭのブロック図を示す。図において、１Ｍビット
のメモリをＩＫＸＩＫ　　（ＩＫ＝１０２４）のアレイ
状に配置し、ワード線及びビット線をそれぞれＩＫ有し
ている。また、入出力データは８ピット並列となってい
る（ＤＯ〜Ｄ７）。

アドレスは１７本有り、アドレス（Ａ０〜Ａ、）の１０
本が各アドレスバッファを通してローデコーダに入力さ
れ、ローデコーダの出力により、一つのワード線だけが
選択状態となる。アドレス（Ａ、。〜Ａ１ｇ）の７本が
各アドレスバッファを通してコラムデコーダに入力され
、コラムデコーダの出力により、各入出力（Ｄ０〜Ｄ？
）に対して一つのコラムゲートが導通状態になり、この
コラムゲートに対応したビット線が選択される。

書込み時は、８ピツト（ＤＯ〜Ｄ？）の入力データが入
力バッファを通して書込み回路に入力され、データの内
容に従って選択されたメモリが書込まれる。書込みたい
メモリのビット線は高電圧とし、書込みたくないメモリ
のビット線は低電圧、例えば接地電位とすることによっ
て所望のデータが書込まれる。この時、選択されたワー
ド線は高電圧、非選択のワード線は接地電位となってい
る。入出力データとして、書込み前つまり消去後は「１
」であり、書込み後は「０」となる。

読出し時は、書込み時同様−つのワード線と各入出力デ
ータ　（Ｄ　Ｏ〜Ｄ？）に対して一つのビット線が選択
される。選択されたワード線の電圧は読出し用電源■。

。電位（通常ＳＶ）となり、センスアップが動作状態と
なる。第２図（ｂ）より、ワード線が■。。っま’ｌ　
Ｖ　ｏ　＝　Ｖ　ｃ。の時、消去状態のメモリのｖＴ）
ｌは、Ｖｍｔ＜Ｖｃ。となりドレイン電流ＩＤが流れる
。また書込み状態のメモリの■、は、ｖＴＨＰ　＞　Ｖ
　ａ　ｃとなりドレイン電流■Ｄは流れない。

センスアンプはこのドレイン電流ＩＤが流れるか流れな
いかを検知して、出力バッファから出力されろ。

消去には次の二つがある。−括消去の場合、ワード線は
全て非選択状態つまり接地電位にし、ビット線は全て選
択状態にするためにコラムゲートを全て導通状態にする
。そして、消去回路により高電圧を発生させることによ
り全ビット−括して消去することができる。もう一つの
消去としてセクタ消去がある。装置の構成上−つのビッ
ト線を一つのセクターとするのが一番好ましく、従って
一つのセクタはＩＫバイトとなる。この時、ワード線は
一括消去同様全て接地電位とする。そして、コラムデコ
ーダはアドレスに従って一つの入出力データ　（Ｄ０〜
Ｄ？）に対して一つのコラムゲートを導通状態にし、消
去回路から高電圧を発生させることにより、一つのビッ
ト線つまり一つのセクターだけを消去することができる
。このセクター消去の後、同しビット線に書込むことに
よってセクター単位でのデータの書換えが可能になる。

上記の説明では、書込み／続出し／消去するための制御
回路が必要であるが、ここでは省略している。

〔発明が解決しようとする課題〕

従来の半導体記憶装置は以上のように構成されているの
で、従来の不揮発性メモリの一つであるフラッシュＥＥ
ＰＲＯＭは、全ビットを一括消去して新たにデータを書
込む、或いはセクター単位で消去して、そのセクターに
新たなデータを書込むといったことが可能であったが、
この不揮発性メモリのデータ書換え可能な回数は１０４
回程度である。従って、この不揮発性メモリは書換え回
数が１０４回以内の用途に用いられてきた。また、セク
ター単位での書換えを可能にした場合、セクターによっ
て書換え回数が異なり、他のほとんどのセクターは充分
書換え可能であるが、一部のセクターだけがすでに数多
く書換えが成されて１０４回を越えてしまい、書換え不
能という場合が生じてくる。そして１ビツトでも書換え
ができなくなった時点で半導体記憶装置全体の製品寿命
とみなされるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、各セクターの書換えを実行する前に、データ
の書換の可否を読み出せる半導体記憶装置を得ることを
目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、各セクターに対して
データの書換え可能かどうかという情報を記憶するため
の不揮発性、メモリを内蔵し、各セクターの書換えを実
行する前に、データの書換えが可能かどうかを読出せる
ようにしたものである。

〔作用〕

この発明における半導体記憶装置は、各セクターへの書
換え実行前に、書換え可能かどうかを読だすことができ
るように構成したので、可能な場合はセクターに書換え
を実行し、不能な場合は、そのセクターをスキップして
他のセクターに書換することができる。

〔実施例（ 以下この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体記憶装置のブロ
ック図である。図において、従来例である第３図と同じ
ものは説明を省略する。この発明で新たに付加したもの
は、まず書換え情報を記憶するための不揮発性メモリで
ある。本実施例の場合、メモリアレイの近傍に配置され
ている。この書換え情報を記憶するための不揮発性メモ
リは、アレイ内の不揮発性メモリと同一構造であり、各
ビット線に１つのメモリのドレインを接続し、メモリの
ソースは通常接地電位にある。そして各メモリのゲート
は共通接続されて１つのワード線を形成し、制御回路か
ら出力される信号Ｂで制御される。

上記制御回路は、書換え情報を記憶するための不揮発性
メモリへの情報の書込み／読出しを制御するため回路で
あり、信号Ａは、書換え情報を記憶するための不揮発性
メモリのワード線を選択したときに、アレイ内のメモリ
のワード線をすべて非選択にするための信号であり、信
号Ｃは、書換え情報を記憶するための不揮発性メモリに
情報を書込む時、書込み回路を動作させるようにするた
めの信号である。

次に動作について説明する。書換え情報を記憶するため
の不揮発性メモリ【よ最初消去状態（ＶＴＨ＝Ｖｒ＋−
＋Ｅ）にしておく。このメモリを読出したときは、各デ
ータ出力（Ｄ　ｏ〜Ｄ？）から「１」が出力されろ。各
セクターに対して、この情報を読取った後消去及び書込
みを行うわけであるが、あるセクターが消去或いは書込
みができなくなった場合、その時点でそのセクターの書
換え情報を記憶する不揮発性メモリに書込みを行なう。

この時コラムデコーダは書換え不能なビット線っまりセ
クターを選択し、ローデコーダは信号Ａによりすへて非
選択状態にする。そして信号Ｂによりメモリのゲートに
正の高電圧を加え、信号Ｃにより書込み回路を動作させ
てビット線に高電圧を加え、書込みを行う。

この動作により書換え不能なセクターの情報を記憶する
メモリの出力データは「０」となる。このメモリを読出
す場合は、記号Ａはアレイ内のワード線をすべて非選択
になるようにし、記号Ｂは読出し電源による選択信号を
出し、センスアンプを動作状態にするだけでよい。そし
て、書換え不能なセクターをスキップして他の例えば次
のセクターにデータの書換えを行なっていくようにすれ
ば良い。そして、各セクターの読出し／書換えを行う際
、まず書換え情報を記憶するためのメモリを読出し各デ
ータ　（Ｄｌｌ〜Ｄ？）とも「１」であれば実行し、１
データでも「０」になっていればスキップするような操
作方法にすれば良いわけである。また、更に他のセクタ
ーで書換えが不能となった場合、同じようなシーケンス
でそのセクターの書換え情報を記憶するメモリに「０」
を書けば良いわけである。

また、この発明による半導体記憶装置は、各セクターに
対応して配置された他の不揮発性メモリの内容を、アレ
イ状に配置される不揮発性メモリの内容を外部に出力す
る手段と同一の手段で出力できるようにしても、上記実
施例と同様の効果を期待できる。

さらに、各セクタに対応して配置される他の不揮発性メ
モリは、アレイ状に配置された不揮発性メモリと同一構
造としても、上記実施例と同様の効果を期待できる。

さらにまた、各セクタに対応して配置されろ他の不揮発
性メモリはＮチャネル型としても上記実施例と同様の効
果を期待できる。

〔発明の効果〕

以上のように、この発明によれば、各セクターの書換え
情報を記憶するためのメモリを内蔵することにより、あ
るセクターが書換え不能となってもその情報を知り、ス
キップすることができ、書換え回数で制限される装置の
寿命を伸ばすことができる。そして、１０４回以上の書
換えを必要とする用途へも適用できるようになるといっ
た用途の拡大も見込まれる。

また、できるだけ回路数を増やさない構成することが望
ましく、本実施例のように、書換え情報を記憶するため
のメモリからの読出しは、アレイ内のメモリを読出す手
段と同一手段とした方が効率的である。そして書換え情
報を記憶するためのメモリはアレイ内のメモリと同一構
造にすることにより、製造工程を増す必要がなく、アレ
イ内のメモリと同一条件で書込み／読出しができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置のブロ
ック図、第２図（、）は不揮発性メモリの断面構造、第
２図（ｂ）は第２図（ａ）の不揮発性メモリのＩＤ−Ｖ
ｏ特性図、第３図は従来の半導体記憶装置のブロック図
である。 図において、１は半導体基板、２はドレイン、３はソー
ス、４はゲート、５はフローティングゲート、６はフロ
ーティングゲート−基板間の絶縁膜、７はゲート−フロ
ーティングゲート間の絶縁膜である。 なお、図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　半導体基板上に形成され、ゲート・チャネル間の絶縁
   膜中或いは前記絶縁膜の側面にフローティングゲートを
   有し、セクター単位で消去及び書込み可能であり、アレ
   イ状に配置された絶縁ゲート型不揮発性メモリにおいて
   、各セクターに対応して他の不揮発性メモリを配置し、
   前記各セクターが消去及び書込み可能かどうかを記憶さ
   せることを特徴とした半導体記憶装置。