JPH045729A - プロセッサ装置 - Google Patents
プロセッサ装置Info
- Publication number
- JPH045729A JPH045729A JP2107281A JP10728190A JPH045729A JP H045729 A JPH045729 A JP H045729A JP 2107281 A JP2107281 A JP 2107281A JP 10728190 A JP10728190 A JP 10728190A JP H045729 A JPH045729 A JP H045729A
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- JP
- Japan
- Prior art keywords
- address
- stack
- program
- stack pointer
- memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プロセッサ装置に関し、特にスタックポイ
ンタのアドレス格納領域のオーバーフローを検出するオ
ーバーフロー検出機能に関するものである。
ンタのアドレス格納領域のオーバーフローを検出するオ
ーバーフロー検出機能に関するものである。
〔従来の技術］
第２図は、従来のプロセッサ制御装置の構成図であり、
図において、（１）はプログラムデータ、割込み発生時
のリターンアドレス等の情報を記憶するメモリ、（２）
はメモリとプロセッサ制御装置のインターフェース制御
部、（３）は命令解析部、（４）は命令実行及び割込み
等制御部、（５）はプログラムカウンタ、（６）はスタ
ックポインタ、（ア）はメモリアドレス制御回路である
。
図において、（１）はプログラムデータ、割込み発生時
のリターンアドレス等の情報を記憶するメモリ、（２）
はメモリとプロセッサ制御装置のインターフェース制御
部、（３）は命令解析部、（４）は命令実行及び割込み
等制御部、（５）はプログラムカウンタ、（６）はスタ
ックポインタ、（ア）はメモリアドレス制御回路である
。
次に、動作について説明する。プログラムの命令は、プ
ログラムカウンタ（５）にて示されるアドレスにより、
バスインターフェース制ｍ部（２）を通してメモリ（１
）より読み出される。読み出された命令は命令解析部（
３）により解読され命令実行部（４）にて演算処理等が
実行される。このとき、命令がサブルーチンコールの場
合、プログラムカウンタ（５）は新たに飛先のアドレス
にセットされるが、そのときの元プログラムアドレス、
プログラムスティタス等のサブルーチンからリターン時
再実行するための情報はスタックポインタで示すアドレ
スに書き込まれる。スタックポインタの保持するアドレ
スは書き込み毎に逐次加算され最新のスタックポインタ
を示す。命令実行制御部（５）にて処理する割込みにつ
いても動作は同様である。又、サブルーチン、或は割込
み処理ルーチンからもとプログラムに戻る際には、スタ
ックポインタから再実行のためのアドレス等の情報が読
み出される。スタックポインタの保持するアドレスは読
込み毎に減算され、同じく読み出された後の最新スタッ
クアドレスを示す。
ログラムカウンタ（５）にて示されるアドレスにより、
バスインターフェース制ｍ部（２）を通してメモリ（１
）より読み出される。読み出された命令は命令解析部（
３）により解読され命令実行部（４）にて演算処理等が
実行される。このとき、命令がサブルーチンコールの場
合、プログラムカウンタ（５）は新たに飛先のアドレス
にセットされるが、そのときの元プログラムアドレス、
プログラムスティタス等のサブルーチンからリターン時
再実行するための情報はスタックポインタで示すアドレ
スに書き込まれる。スタックポインタの保持するアドレ
スは書き込み毎に逐次加算され最新のスタックポインタ
を示す。命令実行制御部（５）にて処理する割込みにつ
いても動作は同様である。又、サブルーチン、或は割込
み処理ルーチンからもとプログラムに戻る際には、スタ
ックポインタから再実行のためのアドレス等の情報が読
み出される。スタックポインタの保持するアドレスは読
込み毎に減算され、同じく読み出された後の最新スタッ
クアドレスを示す。
（発明が解決しようとする課題）
従来のプロセッサ装置は、以上のように構成されている
ので、サブルーチンコール或は割込み発生毎にスタック
ポインタのアドレスが加算される。そのため、サブルー
チンのネスティングが増大した場合、或は割込みが多数
発生した場合、スタックとしてアサインされているメモ
リ領域を越えてしまい、他にアサインされている領域を
破壊してしまう。又はメモリが物理的に無い場合はメモ
リアクセスエラーとなるなどの問題があフた。
ので、サブルーチンコール或は割込み発生毎にスタック
ポインタのアドレスが加算される。そのため、サブルー
チンのネスティングが増大した場合、或は割込みが多数
発生した場合、スタックとしてアサインされているメモ
リ領域を越えてしまい、他にアサインされている領域を
破壊してしまう。又はメモリが物理的に無い場合はメモ
リアクセスエラーとなるなどの問題があフた。
この発明は上記のような問題点を解消するためになされ
たもので、スタックポインタの不すアドレスかアサイン
された、スタック用メモリエリアをオーバーすることを
検圧できるプロセッサ装置を得ることを目的とする。
たもので、スタックポインタの不すアドレスかアサイン
された、スタック用メモリエリアをオーバーすることを
検圧できるプロセッサ装置を得ることを目的とする。
〔課題を解決するための手段］
この発明に係るプロセッサ装置は、各命令が記憶された
メモリにアドレス信号を出力し、命令を読み比すプログ
ラムカウンタと、読み出された命令を実行する命令実行
部と、命令がリターンアドレスを要するサブルーチンコ
ールの場合リターンアドレスを格納するスタックポイン
タと、スタックポインタの格納領域がリターンアドレス
によって規定領域外にオーバーフローするか判定するア
ドレス比較回路と、オーバーフロー時判定時に、上記命
令実行部へオーバーフローを示す割込み信号を出力する
割込み発生回路とを設けたものである。
メモリにアドレス信号を出力し、命令を読み比すプログ
ラムカウンタと、読み出された命令を実行する命令実行
部と、命令がリターンアドレスを要するサブルーチンコ
ールの場合リターンアドレスを格納するスタックポイン
タと、スタックポインタの格納領域がリターンアドレス
によって規定領域外にオーバーフローするか判定するア
ドレス比較回路と、オーバーフロー時判定時に、上記命
令実行部へオーバーフローを示す割込み信号を出力する
割込み発生回路とを設けたものである。
（作用）
この発明によれば、アドレス比較回路にてスタックポイ
ンタかオーバーフローすることを検出したならば、割込
み発生回路を起動し、命令を実行中の命令実行部にオー
バーフローすることを伝達して命令実行を中断させる等
をしてプログラム暴走の進行を阻止する 〔実施例］ 以下、この発明の一実施例を図について説明する。第１
図において（１）はメモリ装置、（２）ババスインター
フェース制御部、（３）は命令解析部、（４）は命令実
行制御部、（５）はプログラムカウンタ、（６）はスタ
ックポインタ、（ア）はアドレス制御部、（８）はスタ
ックポインタアドレスレジスタ、（９）はスタックポイ
ンタ（６）とスタックアドレスレジスタ（８）の内容比
較を行うアドレス比較回路、（１０）はアドレス比較回
路（９）の比較結果より、オーバーフロー検出時に命令
実行制御部（４）に対し割込みを発生させる割込み発生
回路である。
ンタかオーバーフローすることを検出したならば、割込
み発生回路を起動し、命令を実行中の命令実行部にオー
バーフローすることを伝達して命令実行を中断させる等
をしてプログラム暴走の進行を阻止する 〔実施例］ 以下、この発明の一実施例を図について説明する。第１
図において（１）はメモリ装置、（２）ババスインター
フェース制御部、（３）は命令解析部、（４）は命令実
行制御部、（５）はプログラムカウンタ、（６）はスタ
ックポインタ、（ア）はアドレス制御部、（８）はスタ
ックポインタアドレスレジスタ、（９）はスタックポイ
ンタ（６）とスタックアドレスレジスタ（８）の内容比
較を行うアドレス比較回路、（１０）はアドレス比較回
路（９）の比較結果より、オーバーフロー検出時に命令
実行制御部（４）に対し割込みを発生させる割込み発生
回路である。
次に上記構成に基づいて動作について説明する。
まず、プログラムの実行に際し、予めメモリ（１）にア
サインされたスタックエリアの最大アドレスが設定され
るが、その値はプログラムによりスタックアドレスレジ
スタ（８）に設定される。スタックポインタ（６）は従
来技術と同様に動作するが、その示すアドレスは常にス
タックアドレスレジスタ（８）の設定値と、アドレス比
較回路（９）によって比較される。アドレスが設定値を
越えた場合はアドレス比較回路（９）の比較結果をもと
に、割込み発生回路（１０）から命令実行制御部（４）
に割込みが発生され、命令実行制御部（４）は、実行中
のプログラムを中断させる等の処置を行う。以上の動作
によりスタックポインタ（６）のオーバーフローが検知
され、プロセッサはプログラムの中断処理、又は別のメ
モリを新たにアサインする等の処理を行うことにより、
スタック以外のメモリエリアの破壊を防止することがで
きる。
サインされたスタックエリアの最大アドレスが設定され
るが、その値はプログラムによりスタックアドレスレジ
スタ（８）に設定される。スタックポインタ（６）は従
来技術と同様に動作するが、その示すアドレスは常にス
タックアドレスレジスタ（８）の設定値と、アドレス比
較回路（９）によって比較される。アドレスが設定値を
越えた場合はアドレス比較回路（９）の比較結果をもと
に、割込み発生回路（１０）から命令実行制御部（４）
に割込みが発生され、命令実行制御部（４）は、実行中
のプログラムを中断させる等の処置を行う。以上の動作
によりスタックポインタ（６）のオーバーフローが検知
され、プロセッサはプログラムの中断処理、又は別のメ
モリを新たにアサインする等の処理を行うことにより、
スタック以外のメモリエリアの破壊を防止することがで
きる。
なお、上記実施例では、スタックポインタ（６）にアサ
インされたメモリアドレスの最大値をスタックアドレス
レジスタ（８）で持つ構成としているか、そのアドレス
をＲＯＭで持つ、或は論理回路により固定して持つこと
も可能である。
インされたメモリアドレスの最大値をスタックアドレス
レジスタ（８）で持つ構成としているか、そのアドレス
をＲＯＭで持つ、或は論理回路により固定して持つこと
も可能である。
又、複数のスタックポインタを用いる場合は、対応する
スタックアＥレスレジスタを同数持つことにより同様の
効果を奏する。
スタックアＥレスレジスタを同数持つことにより同様の
効果を奏する。
〔発明の効果）
以上のように、この発明によれば、スタックポインタが
オーバーフローすることをハードウェアにて検知し命令
実行を中断させるように構成したのでオーバーフロー前
にプログラム暴走によるデータ破壊を阻止すべく方策が
命令実行部にて立てられるため、確実にデータ破壊が阻
止できる信頼性の高いシステムを構築することができる
。
オーバーフローすることをハードウェアにて検知し命令
実行を中断させるように構成したのでオーバーフロー前
にプログラム暴走によるデータ破壊を阻止すべく方策が
命令実行部にて立てられるため、確実にデータ破壊が阻
止できる信頼性の高いシステムを構築することができる
。
第１図はこの発明の一実施例によるプロセッサ装置を示
す構成図、第２図は従来装置の構成図である。 図において、（１）はメモリ、（４）は命令実行制御部
、（５）はプログラムカウンタ、（６）はスタックポイ
ンタ、（９）はアドレス比較回路、（１ｏ）は割込み発
生回路。 尚、図中同一符号は同−又は相当部分を示す。
す構成図、第２図は従来装置の構成図である。 図において、（１）はメモリ、（４）は命令実行制御部
、（５）はプログラムカウンタ、（６）はスタックポイ
ンタ、（９）はアドレス比較回路、（１ｏ）は割込み発
生回路。 尚、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 各命令が記憶されたメモリにアドレス信号を出力し、
命令を読み出すプログラムカウンタと、読み出された命
令を実行する命令実行部と、命令がリターンアドレスを
要するサブルーチンコールの場合リターンアドレスを格
納するスタックポインタと、スタックポインタの格納領
域がリターンアドレスによって規定領域外にオーバーフ
ローするか判定するアドレス比較回路と、オーバーフロ
ー時判定時に、上記命令実行部へオーバーフローを示す
割込み信号を出力する割込み発生回路とを設けたことを
特徴とするプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107281A JPH045729A (ja) | 1990-04-23 | 1990-04-23 | プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107281A JPH045729A (ja) | 1990-04-23 | 1990-04-23 | プロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH045729A true JPH045729A (ja) | 1992-01-09 |
Family
ID=14455099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107281A Pending JPH045729A (ja) | 1990-04-23 | 1990-04-23 | プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH045729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007529818A (ja) * | 2004-03-18 | 2007-10-25 | コリア ユニバーシティー インダストリー アンド アカデミー コーオペレーション ファウンデーション | バッファオーバーフロー攻撃を感知して復旧する方法及びその装置 |
-
1990
- 1990-04-23 JP JP2107281A patent/JPH045729A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007529818A (ja) * | 2004-03-18 | 2007-10-25 | コリア ユニバーシティー インダストリー アンド アカデミー コーオペレーション ファウンデーション | バッファオーバーフロー攻撃を感知して復旧する方法及びその装置 |
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