JPH0457321A - Forming method of polycide element - Google Patents
Forming method of polycide elementInfo
- Publication number
- JPH0457321A JPH0457321A JP16885290A JP16885290A JPH0457321A JP H0457321 A JPH0457321 A JP H0457321A JP 16885290 A JP16885290 A JP 16885290A JP 16885290 A JP16885290 A JP 16885290A JP H0457321 A JPH0457321 A JP H0457321A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycide
- polycrystalline silicon
- metal silicide
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 25
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000010438 heat treatment Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 35
- 238000004519 manufacturing process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ポリサイド素子の形成方法に係り、特に、ポ
リサイド配線及びポリサイドゲート電極の製造工程の簡
略化、エツチング性の向上に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for forming a polycide element, and in particular to simplifying the manufacturing process and improving etching properties of polycide interconnects and polycide gate electrodes.
従来、半導体装置の配線、ゲート電極等を低抵抗化する
ために、不純物元素をドーピングした多結晶シリコン膜
とメタルシリサイド膜との二層構造を有するポリサイド
構造が知られている。Conventionally, a polycide structure having a two-layer structure of a polycrystalline silicon film doped with an impurity element and a metal silicide film has been known in order to lower the resistance of wiring, gate electrodes, etc. of semiconductor devices.
そして、前記多結晶シリコン膜とメタルシリサイド膜と
の接着を強化するために、当該多結晶シリコン膜とメタ
ルシリサイド膜との間に高純度多結晶シリコン膜を存在
させた三層構造を有するポリサイド構造も知られている
。即ち、特開昭６１−１８１２９３号に開示されている
ように、半導体基板の絶縁膜上に多結晶シリコン膜をＣ
ＶＤ法により成膜し、前記多結晶シリコン膜にＮ型又は
Ｐ型の不純物元素をイオン注入して低抵抗化し、その上
に、高純度な多結晶シリコン膜をＣＶＤ法により成膜す
る。次いで、この上に、メタルシリサイド膜をＣＶＤ法
により成膜し、多結晶シリコン膜−高純度な多結晶シリ
コン膜−メタルシリサイド膜の三層構造を有するポリサ
イド構造の低抵抗な層を得、その後、前記三層構造の層
を同時に選択的にパターニングし、パターニング領域以
外をエツチング除去して、所望の形状に形成している。In order to strengthen the adhesion between the polycrystalline silicon film and the metal silicide film, the polycide structure has a three-layer structure in which a high purity polycrystalline silicon film is present between the polycrystalline silicon film and the metal silicide film. is also known. That is, as disclosed in Japanese Patent Application Laid-Open No. 181293/1983, a polycrystalline silicon film is deposited on an insulating film of a semiconductor substrate.
A film is formed by a VD method, and an N-type or P-type impurity element is ion-implanted into the polycrystalline silicon film to lower its resistance, and a high-purity polycrystalline silicon film is formed thereon by a CVD method. Next, a metal silicide film is formed on this by the CVD method to obtain a low resistance layer of a polycide structure having a three-layer structure of a polycrystalline silicon film, a high purity polycrystalline silicon film, and a metal silicide film. The layers of the three-layer structure are simultaneously and selectively patterned, and areas other than the patterned areas are etched away to form a desired shape.
（発明が解決しようとする課題〕
しかしながら、前記従来例は、エツチング処理の前に多
結晶シリコン膜にＮ型又はＰ型の不純物元素をドーピン
グしているため、前記多結晶シリコン膜が、前記不純物
元素のドーピング前よりエツチングされ易い状態となる
。このため、前記メタルシリサイド膜と当該リンドープ
多結晶シリコン膜とのエツチング特性に違いが生じ、第
２図に示すように、当該リンドープ多結晶シリコン膜５
が当該メタルシリサイド膜６より深くエツチングされ、
ポリサイド素子の形状不良が起こるという課題があった
。なお、第２図において、１はウェハ、２はゲート酸化
膜、５はリンドープ多結晶シリコン膜、６はメタルシリ
サイド膜を示す。(Problem to be Solved by the Invention) However, in the conventional example, the polycrystalline silicon film is doped with an N-type or P-type impurity element before the etching process. The metal silicide film and the phosphorus-doped polycrystalline silicon film are in a state where they are more easily etched than before the element is doped.Therefore, there is a difference in the etching characteristics between the metal silicide film and the phosphorus-doped polycrystalline silicon film, and as shown in FIG.
is etched deeper than the metal silicide film 6,
There was a problem in that the shape of the polycide element would be defective. In FIG. 2, 1 is a wafer, 2 is a gate oxide film, 5 is a phosphorus-doped polycrystalline silicon film, and 6 is a metal silicide film.
さらに、前記従来例は、多結晶シリコン膜とメタルシリ
サイド膜との接着強度を図るため、中間層として、高純
度多結晶シリコン膜を形成しなければならず、二層構造
のポリサイド素子の製造工程に加えて、高純度な多結晶
シリコン膜成膜するための工程が増え、生産性が低下し
、コストもかかるという課題があった。Furthermore, in the conventional example, a high-purity polycrystalline silicon film must be formed as an intermediate layer in order to increase the adhesive strength between the polycrystalline silicon film and the metal silicide film, and the manufacturing process for the two-layer polycide element In addition, there were problems in that the number of steps required to form a high-purity polycrystalline silicon film increased, reducing productivity and increasing costs.
このような課題を解決するために本発明は、エツチング
処理による素子の形状不良がなく、かつ、製造工程を簡
略化して、低コストで生産性の高いポリサイド素子の形
成方法を提供することを目的とする。In order to solve these problems, the present invention aims to provide a method of forming a polycide element at low cost and with high productivity by simplifying the manufacturing process without causing defects in the shape of the element due to etching treatment. shall be.
この目的を達成するために本発明は、半導体基板の絶縁
膜上に半導体を成膜する工程と、前記半導体の上にメタ
ルシリサイドを成膜する工程と、当該半導体膜と前記メ
タルシリサイド膜とを選択的にエツチングする工程と、
前記エツチング後当該半導体膜にＮ型又はＰ型の不純物
元素を導入し熱処理を行う工程と、を有するポリサイド
素子の形成方法であることを特徴とするものである。In order to achieve this object, the present invention includes a step of forming a semiconductor film on an insulating film of a semiconductor substrate, a step of forming a metal silicide film on the semiconductor, and a step of forming the semiconductor film and the metal silicide film. a step of selectively etching;
The method for forming a polycide element comprises the steps of introducing an N-type or P-type impurity element into the semiconductor film after the etching and performing heat treatment.
この発明に係わるポリサイド素子の形成方法によれば、
半導体膜上にメタルシリサイド膜を成膜し、両者を同時
に選択的にエツチングした後に、当該半導体膜にＮ型又
はＰ型の不純物元素を導入し熱処理を行い当該半導体を
低抵抗化することで、当該半導体膜のエツチング特性を
良好にすることができ、両者のエツチング特性に違いを
生じさせることがない。このため、前記ポリサイド素子
のエツチング特性が安定し、良好な形状を有するポリサ
イド素子を形成することができる。According to the method for forming a polycide element according to the present invention,
After forming a metal silicide film on a semiconductor film and selectively etching both at the same time, an N-type or P-type impurity element is introduced into the semiconductor film and heat treatment is performed to lower the resistance of the semiconductor. The etching characteristics of the semiconductor film can be improved, and there is no difference in the etching characteristics between the two. Therefore, the etching characteristics of the polycide element are stabilized, and a polycide element having a good shape can be formed.
そして、前記多結晶シリコン膜と前記メタルシリサイド
膜とを同時に熱処理することで、両者の相互拡散により
両者の界面での接着力を強化することができる。このた
め、従来のように高純度多結晶シリコン膜を中間層とし
て形成する必要がなく、ポリサイド素子形成のための工
程を省略することができる。By simultaneously heat-treating the polycrystalline silicon film and the metal silicide film, it is possible to strengthen the adhesion at the interface between the two through mutual diffusion. Therefore, there is no need to form a high-purity polycrystalline silicon film as an intermediate layer as in the prior art, and the process for forming polycide elements can be omitted.
［実施例］
次に、本発明の一実施例について、図面に基づいて説明
する。[Example] Next, an example of the present invention will be described based on the drawings.
第１図は、ポリサイドゲート電極の製造工程を示す断面
図である。FIG. 1 is a cross-sectional view showing the manufacturing process of a polycide gate electrode.
第１図（１）の工程では、ウェハ１上に熱酸化法（９５
０°Ｃ）によりゲート酸化膜２を形成する。In the process shown in FIG. 1 (1), a thermal oxidation method (95
A gate oxide film 2 is formed at a temperature of 0°C.
その後、ＳｉＨ４を用いて減圧ＣＶＤ法（６２０°Ｃ）
で多結晶シリコン膜３を２０００人の厚さに成膜する。After that, low pressure CVD method (620°C) using SiH4
A polycrystalline silicon film 3 is formed to a thickness of 2000 nm.
次に、第１図（２）の工程では、第１図（１）の工程で
得た多結晶シリコン膜３の上にスッパタリング法でＰを
０．２重量％含むＷＳｉＳｉＯ２０００人の厚さに成膜
し、多結晶シリコン膜３とＷＳｉＳｉＯ２層構造を有す
る低抵抗な層を得る。Next, in the step shown in FIG. 1(2), the polycrystalline silicon film 3 obtained in the step shown in FIG. A low resistance layer having a polycrystalline silicon film 3 and a WSiSiO2 layer structure is obtained.
次いで、第１図（３）の工程では、第１図（２）の工程
で得た層を選択的にパターニングし、バターニング領域
以外をドライエツチングにより除去して所望の形状を形
成する。この時、多結晶シリコン膜３には不純物元素が
導入されていないため、安定したエツチングが得られ、
ポリサイドゲート電極の形状が良好となる。Next, in the step of FIG. 1(3), the layer obtained in the step of FIG. 1(2) is selectively patterned, and areas other than the patterned area are removed by dry etching to form a desired shape. At this time, since no impurity element is introduced into the polycrystalline silicon film 3, stable etching can be obtained.
The shape of the polycide gate electrode becomes better.
次に、第１図（４）の工程では、第１図（３）の工程で
得たウェハ１を９５０°Ｃで１時間熱処理し、Ｐを含む
ＷＳｉＳｉ中のＰを多結晶シリコン膜３へ拡散すると同
時に、リンドープ多結晶シリコン膜５とＰを含むＷＳｉ
ＳｉＯ２相互拡散により両者の界面での接着を強化する
。この時、Ｐは５×１０２０〜３×１０！１ｃｍ″３の
範囲内となるように多結晶シリコン膜３へ拡散すること
が望ましい。Next, in the process shown in FIG. 1 (4), the wafer 1 obtained in the process shown in FIG. At the same time as the phosphorus-doped polycrystalline silicon film 5 and WSi containing P are diffused,
The adhesion at the interface between the two is strengthened by SiO2 interdiffusion. At this time, it is desirable that P be diffused into the polycrystalline silicon film 3 to within the range of 5.times.10.sup.20 to 3.times.10.1 cm''3.
このように、前記多結晶シリコン膜３上にＰを含むＷＳ
ｉ膜４を成膜し、前記エツチング処理を行った後に熱処
理を行い、当該多結晶シリコン膜３にＰを拡散して低抵
抗化することで、当該多結晶シリコン膜３にイオン注入
等の特別な工程によりＰを導入する必要がないので、ポ
リサイド素子の形成工程を省略するこができる。In this way, WS containing P is formed on the polycrystalline silicon film 3.
After forming the i-film 4 and performing the etching process, heat treatment is performed to diffuse P into the polycrystalline silicon film 3 to lower the resistance. Since it is not necessary to introduce P through a process, the process of forming the polycide element can be omitted.
さらに、Ｐを含むＷＳｉＳｉ中のＰを多結晶シリコン膜
３へ拡散するための熱処理を利用して、リンドープ多結
晶シリコン膜５とＰを含むＷＳｉ膜４との界面での接着
を両者の相互拡散により強化することができるため、片
方の熱処理工程を省略することができる。このため、生
産性を向上することができる。Furthermore, by using heat treatment to diffuse P in WSiSi containing P into polycrystalline silicon film 3, adhesion at the interface between phosphorus-doped polycrystalline silicon film 5 and WSi film 4 containing P is achieved by mutual diffusion of both. The heat treatment process on one side can be omitted. Therefore, productivity can be improved.
次いで、必要に応じてソース・ドレインを形成し、ＭＯ
ＳＦＥＴを製造することができる。Next, the source and drain are formed as necessary, and the MO
SFETs can be manufactured.
以上の工程により、二層間の接着が強固で、形状が良好
なポリサイドゲート電極を得た。そして、ポリサイドゲ
ート電極の製造工程は、従来に比べ大幅に簡略化された
。Through the above steps, a polycide gate electrode with strong adhesion between two layers and a good shape was obtained. The manufacturing process for polycide gate electrodes has been greatly simplified compared to the conventional method.
次に、本発明に係るポリサイドゲート電極（発明品）及
び従来の製造工程（特開昭６１−１８１２９３号に開示
されている方法）で得たポリサイドゲート電極（従来品
）について、形状の不良率を顕微鏡を用いて観察した。Next, the shape of the polycide gate electrode (invention product) according to the present invention and the polycide gate electrode (conventional product) obtained by the conventional manufacturing process (method disclosed in JP-A-61-181293) will be explained. The defect rate was observed using a microscope.
この結果を第１表に示す。The results are shown in Table 1.
第１表
発明品は従来品に比べ、大幅にゲート電極の不良形状発
生率が低下していた。The invention products shown in Table 1 had a significantly lower rate of occurrence of defective gate electrode shapes than the conventional products.
本実施例では、ポリサイドゲート電極の形成方法につい
て説明したが、ポリサイド配線等の形成方法に用いても
同様の効果が得られる。In this embodiment, a method for forming a polycide gate electrode has been described, but similar effects can be obtained by using a method for forming a polycide wiring or the like.
なお、本実施例では、第１図（１）の工程で、多結晶シ
リコン膜３を成膜したが、この代わりに減圧ＣＶＤ法（
但し、６００°Ｃ以下）によりアモルファス構造のシリ
コン膜を成膜しても良い。このアモルファス構造のシリ
コン膜を成膜することで、第１図（４）の工程で行う熱
処理の際、アモルファス構造のシリコン膜が多結晶化し
、体積収縮を起こし、ＷＳｉ膜の体積収縮を相殺する。In this example, although the polycrystalline silicon film 3 was formed in the step shown in FIG. 1 (1), a low pressure CVD method (
However, a silicon film having an amorphous structure may be formed at temperatures below 600°C. By forming a silicon film with this amorphous structure, the amorphous silicon film becomes polycrystalline during the heat treatment performed in the step (4) in Figure 1, causing volumetric shrinkage, which offsets the volumetric shrinkage of the WSi film. .
この結果、多結晶シリコン膜とＷＳｉ膜との界面での接
着をより強化することができる。As a result, the adhesion at the interface between the polycrystalline silicon film and the WSi film can be further strengthened.
また、本実施例では、第１図（２）の工程でＰを含むＷ
Ｓｉ膜４をスパッタリング法により形成したが、ＣＶＤ
法等でＷＳｉ膜を成膜し、次いで、ＰをＷＳｉ膜にイオ
ン注入してＰを含むＷＳｉ膜４を成膜することもできる
。但し、この場合には、ＷＳｉ膜のみにＰをイオン注入
するために他の部分をレジストで覆うためのフォト工程
が必要となる。In addition, in this example, in the step (2) of FIG.
Although the Si film 4 was formed by sputtering method, CVD
Alternatively, a WSi film 4 containing P may be formed by forming a WSi film by a method or the like, and then ion-implanting P into the WSi film. However, in this case, in order to ion-implant P into only the WSi film, a photo process is required to cover other parts with resist.
また、第１図（２）の工程でＰを含むＷＳｉ膜４を成膜
したが、この代わりに不純物元素を含まないＷＳｉ膜を
本実施例と同じ方法で成膜し、所望の形状にパターニン
グ、エツチング処理した後、不純物元素を当該ＷＳｉ膜
を通過させて多結晶シリコン膜３に達するエネルギーで
イオン注入し、その後、第１図（４）の工程と同様の熱
処理を行うことで、多結晶シリコン膜３を低抵抗化し及
び多結晶シリコン膜とＷＳｉ膜との界面での接着を強化
することもできる。In addition, although the WSi film 4 containing P was formed in the process shown in FIG. After etching, impurity elements are ion-implanted with energy reaching the polycrystalline silicon film 3 through the WSi film, and then heat treatment is performed in the same manner as in the step (4) in FIG. It is also possible to lower the resistance of the silicon film 3 and strengthen the adhesion at the interface between the polycrystalline silicon film and the WSi film.
また、本実施例では、第１図（４）の工程で熱処理を行
ったが、ソース・ドレインを形成する際に行う熱処理を
利用して前記熱処理に代えることもできる。このように
することで、熱処理工程を省略することができる。Further, in this embodiment, heat treatment was performed in the step shown in FIG. 1(4), but the heat treatment may be replaced by the heat treatment performed when forming the source/drain. By doing so, the heat treatment step can be omitted.
なお、本実施例では、メタルシリサイド膜としてＷＳｉ
を用いたが、この他、ＭｏＳｉ、ＴｉＳｉ等を用いても
良い。Note that in this example, WSi is used as the metal silicide film.
was used, but other materials such as MoSi, TiSi, etc. may also be used.
また、不純物元素としてＰを用いたが、ＡｓＢ等他のＮ
型又はＰ型不純物元素を用いても良い。In addition, although P was used as an impurity element, other N such as AsB
A type or P-type impurity element may also be used.
以上説明したように、本発明に係るポリサイド素子の形
成方法によれば、半導体膜上にメタルシリサイド膜を成
膜し、前記半導体膜にＮ型又はＰ型の不純物元素を導入
する前に両者を同時に選択的にエツチングし、その後に
、当該半導体膜に前記不純物元素を導入し熱処理を行う
ことで、当該半導体膜のエツチング特性を良好にするこ
とができる。このため、両者のエツチング特性に違いを
生じさせることなく、安定したエツチング特性が得られ
、良好な形状を有し、信頼性の高いポリサイド素子を形
成することができる。As explained above, according to the method for forming a polycide element according to the present invention, a metal silicide film is formed on a semiconductor film, and both are removed before introducing an N-type or P-type impurity element into the semiconductor film. By selectively etching at the same time, and then introducing the impurity element into the semiconductor film and performing heat treatment, the etching characteristics of the semiconductor film can be improved. Therefore, stable etching characteristics can be obtained without causing any difference in etching characteristics between the two, and a polycide element having a good shape and high reliability can be formed.
また、前記半導体膜と前記メタルシリサイド膜を成膜後
、両者を同時に熱拡散しているため、当該半導体膜と当
該メタルシリサイド膜との接着力を両者の相互拡散によ
り強化することができる。Further, after the semiconductor film and the metal silicide film are formed, they are simultaneously thermally diffused, so that the adhesion between the semiconductor film and the metal silicide film can be strengthened by mutual diffusion of the two.
この結果、前記半導体膜と前記メタルシリサイド膜との
間に、両者の接着を強化するための中間層を形成する必
要がなく、ポリサイド素子形成のための工程を省略する
ことができる。As a result, there is no need to form an intermediate layer between the semiconductor film and the metal silicide film to strengthen adhesion between the two, and the step for forming the polycide element can be omitted.
以上より、低コストで生産性が高（、信頼性の高いポリ
サイド素子の形成方法を提供することができる。As described above, it is possible to provide a method for forming a polycide element with low cost, high productivity (and high reliability).
第１図は、本発明に係るポリサイドゲート電極の製造工
程の実施例断面図、第２図は、従来のポリサイド素子の
エツチング状態の断面図を示す。
図中、３は多結晶シリコン膜（半導体膜）、４はＰを含
むＷＳｉ膜（メタルシリサイド膜）、５はリンドープ多
結晶シリコン膜を示す。FIG. 1 is a cross-sectional view of an embodiment of the manufacturing process of a polycide gate electrode according to the present invention, and FIG. 2 is a cross-sectional view of a conventional polycide element in an etched state. In the figure, 3 indicates a polycrystalline silicon film (semiconductor film), 4 indicates a WSi film containing P (metal silicide film), and 5 indicates a phosphorus-doped polycrystalline silicon film.
Claims (1)
、前記半導体の上にメタルシリサイドを成膜する工程と
、当該半導体膜と前記メタルシリサイド膜とを選択的に
エッチングする工程と、前記エッチング後当該半導体膜
にＮ型又はＰ型の不純物元素を導入し、熱処理を行う工
程と、を有することを特徴とするポリサイド素子の形成
方法。(1) a step of forming a semiconductor film on an insulating film of a semiconductor substrate; a step of forming a metal silicide film on the semiconductor; and a step of selectively etching the semiconductor film and the metal silicide film; A method for forming a polycide element, comprising the steps of introducing an N-type or P-type impurity element into the semiconductor film after the etching and performing heat treatment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16885290A JPH0457321A (en) | 1990-06-27 | 1990-06-27 | Forming method of polycide element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16885290A JPH0457321A (en) | 1990-06-27 | 1990-06-27 | Forming method of polycide element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0457321A true JPH0457321A (en) | 1992-02-25 |
Family
ID=15875744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16885290A Pending JPH0457321A (en) | 1990-06-27 | 1990-06-27 | Forming method of polycide element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0457321A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396022B1 (en) | 1998-10-16 | 2002-05-28 | Astec Corporation Limted | Method and device for replacing pipe electrode for small-hole electric discharge machining and electrode magazine |
-
1990
- 1990-06-27 JP JP16885290A patent/JPH0457321A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396022B1 (en) | 1998-10-16 | 2002-05-28 | Astec Corporation Limted | Method and device for replacing pipe electrode for small-hole electric discharge machining and electrode magazine |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH034527A (en) | Manufacture of semiconductor element | |
| JP2882410B2 (en) | Method of fabricating MOS transistor gate with high germanium content | |
| JPH0457321A (en) | Forming method of polycide element | |
| JPH03227516A (en) | Manufacture of semiconductor device | |
| JP3127866B2 (en) | Method for manufacturing semiconductor device | |
| JPH04154162A (en) | Manufacture of mos-type semiconductor device | |
| JPH0529622A (en) | Thin film transistor and manufacture thereof | |
| JPH04303944A (en) | Manufacture of semiconductor device | |
| JP2739593B2 (en) | Semiconductor device manufacturing method | |
| JPH01100973A (en) | Manufacture of semiconductor device | |
| JPH02106971A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH02181918A (en) | Manufacture of semiconductor device | |
| JPS592191B2 (en) | Method for manufacturing electrodes for semiconductor devices | |
| JPH0457322A (en) | Forming method of polyscde element | |
| JPH07273197A (en) | Semiconductor device and manufacturing method thereof | |
| KR19980058438A (en) | Silicide Formation Method of Semiconductor Device | |
| JPH043978A (en) | Manufacture of semiconductor device | |
| JPS5867046A (en) | Manufacture of semiconductor device | |
| JPS60233861A (en) | Semiconductor device and manufacture thereof | |
| JPH06104428A (en) | Semiconductor device and manufacturing method thereof | |
| JPS6057974A (en) | Manufacture of semiconductor device | |
| JPH0364960A (en) | Semiconductor device | |
| JPH09246394A (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JPS62115776A (en) | Manufacture of semiconductor device | |
| JPH02194653A (en) | Mis transistor |