JPH0457321A - ポリサイド素子の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ポリサイド素子の形成方法に係り、特に、ポ
リサイド配線及びポリサイドゲート電極の製造工程の簡
略化、エツチング性の向上に関する。

〔従来の技術〕

従来、半導体装置の配線、ゲート電極等を低抵抗化する
ために、不純物元素をドーピングした多結晶シリコン膜
とメタルシリサイド膜との二層構造を有するポリサイド
構造が知られている。

そして、前記多結晶シリコン膜とメタルシリサイド膜と
の接着を強化するために、当該多結晶シリコン膜とメタ
ルシリサイド膜との間に高純度多結晶シリコン膜を存在
させた三層構造を有するポリサイド構造も知られている
。即ち、特開昭６１−１８１２９３号に開示されている
ように、半導体基板の絶縁膜上に多結晶シリコン膜をＣ
ＶＤ法により成膜し、前記多結晶シリコン膜にＮ型又は
Ｐ型の不純物元素をイオン注入して低抵抗化し、その上
に、高純度な多結晶シリコン膜をＣＶＤ法により成膜す
る。次いで、この上に、メタルシリサイド膜をＣＶＤ法
により成膜し、多結晶シリコン膜−高純度な多結晶シリ
コン膜−メタルシリサイド膜の三層構造を有するポリサ
イド構造の低抵抗な層を得、その後、前記三層構造の層
を同時に選択的にパターニングし、パターニング領域以
外をエツチング除去して、所望の形状に形成している。

（発明が解決しようとする課題〕 しかしながら、前記従来例は、エツチング処理の前に多
結晶シリコン膜にＮ型又はＰ型の不純物元素をドーピン
グしているため、前記多結晶シリコン膜が、前記不純物
元素のドーピング前よりエツチングされ易い状態となる
。このため、前記メタルシリサイド膜と当該リンドープ
多結晶シリコン膜とのエツチング特性に違いが生じ、第
２図に示すように、当該リンドープ多結晶シリコン膜５
が当該メタルシリサイド膜６より深くエツチングされ、
ポリサイド素子の形状不良が起こるという課題があった
。なお、第２図において、１はウェハ、２はゲート酸化
膜、５はリンドープ多結晶シリコン膜、６はメタルシリ
サイド膜を示す。

さらに、前記従来例は、多結晶シリコン膜とメタルシリ
サイド膜との接着強度を図るため、中間層として、高純
度多結晶シリコン膜を形成しなければならず、二層構造
のポリサイド素子の製造工程に加えて、高純度な多結晶
シリコン膜成膜するための工程が増え、生産性が低下し
、コストもかかるという課題があった。

このような課題を解決するために本発明は、エツチング
処理による素子の形状不良がなく、かつ、製造工程を簡
略化して、低コストで生産性の高いポリサイド素子の形
成方法を提供することを目的とする。

〔課題を解決するための手段〕

この目的を達成するために本発明は、半導体基板の絶縁
膜上に半導体を成膜する工程と、前記半導体の上にメタ
ルシリサイドを成膜する工程と、当該半導体膜と前記メ
タルシリサイド膜とを選択的にエツチングする工程と、
前記エツチング後当該半導体膜にＮ型又はＰ型の不純物
元素を導入し熱処理を行う工程と、を有するポリサイド
素子の形成方法であることを特徴とするものである。

〔作用〕

この発明に係わるポリサイド素子の形成方法によれば、
半導体膜上にメタルシリサイド膜を成膜し、両者を同時
に選択的にエツチングした後に、当該半導体膜にＮ型又
はＰ型の不純物元素を導入し熱処理を行い当該半導体を
低抵抗化することで、当該半導体膜のエツチング特性を
良好にすることができ、両者のエツチング特性に違いを
生じさせることがない。このため、前記ポリサイド素子
のエツチング特性が安定し、良好な形状を有するポリサ
イド素子を形成することができる。

そして、前記多結晶シリコン膜と前記メタルシリサイド
膜とを同時に熱処理することで、両者の相互拡散により
両者の界面での接着力を強化することができる。このた
め、従来のように高純度多結晶シリコン膜を中間層とし
て形成する必要がなく、ポリサイド素子形成のための工
程を省略することができる。

［実施例］ 次に、本発明の一実施例について、図面に基づいて説明
する。

第１図は、ポリサイドゲート電極の製造工程を示す断面
図である。

第１図（１）の工程では、ウェハ１上に熱酸化法（９５
０°Ｃ）によりゲート酸化膜２を形成する。

その後、ＳｉＨ４を用いて減圧ＣＶＤ法（６２０°Ｃ）
で多結晶シリコン膜３を２０００人の厚さに成膜する。

次に、第１図（２）の工程では、第１図（１）の工程で
得た多結晶シリコン膜３の上にスッパタリング法でＰを
０．２重量％含むＷＳｉＳｉＯ２０００人の厚さに成膜
し、多結晶シリコン膜３とＷＳｉＳｉＯ２層構造を有す
る低抵抗な層を得る。

次いで、第１図（３）の工程では、第１図（２）の工程
で得た層を選択的にパターニングし、バターニング領域
以外をドライエツチングにより除去して所望の形状を形
成する。この時、多結晶シリコン膜３には不純物元素が
導入されていないため、安定したエツチングが得られ、
ポリサイドゲート電極の形状が良好となる。

次に、第１図（４）の工程では、第１図（３）の工程で
得たウェハ１を９５０°Ｃで１時間熱処理し、Ｐを含む
ＷＳｉＳｉ中のＰを多結晶シリコン膜３へ拡散すると同
時に、リンドープ多結晶シリコン膜５とＰを含むＷＳｉ
ＳｉＯ２相互拡散により両者の界面での接着を強化する
。この時、Ｐは５×１０２０〜３×１０！１ｃｍ″３の
範囲内となるように多結晶シリコン膜３へ拡散すること
が望ましい。

このように、前記多結晶シリコン膜３上にＰを含むＷＳ
ｉ膜４を成膜し、前記エツチング処理を行った後に熱処
理を行い、当該多結晶シリコン膜３にＰを拡散して低抵
抗化することで、当該多結晶シリコン膜３にイオン注入
等の特別な工程によりＰを導入する必要がないので、ポ
リサイド素子の形成工程を省略するこができる。

さらに、Ｐを含むＷＳｉＳｉ中のＰを多結晶シリコン膜
３へ拡散するための熱処理を利用して、リンドープ多結
晶シリコン膜５とＰを含むＷＳｉ膜４との界面での接着
を両者の相互拡散により強化することができるため、片
方の熱処理工程を省略することができる。このため、生
産性を向上することができる。

次いで、必要に応じてソース・ドレインを形成し、ＭＯ
ＳＦＥＴを製造することができる。

以上の工程により、二層間の接着が強固で、形状が良好
なポリサイドゲート電極を得た。そして、ポリサイドゲ
ート電極の製造工程は、従来に比べ大幅に簡略化された
。

次に、本発明に係るポリサイドゲート電極（発明品）及
び従来の製造工程（特開昭６１−１８１２９３号に開示
されている方法）で得たポリサイドゲート電極（従来品
）について、形状の不良率を顕微鏡を用いて観察した。

この結果を第１表に示す。

第１表 発明品は従来品に比べ、大幅にゲート電極の不良形状発
生率が低下していた。

本実施例では、ポリサイドゲート電極の形成方法につい
て説明したが、ポリサイド配線等の形成方法に用いても
同様の効果が得られる。

なお、本実施例では、第１図（１）の工程で、多結晶シ
リコン膜３を成膜したが、この代わりに減圧ＣＶＤ法（
但し、６００°Ｃ以下）によりアモルファス構造のシリ
コン膜を成膜しても良い。このアモルファス構造のシリ
コン膜を成膜することで、第１図（４）の工程で行う熱
処理の際、アモルファス構造のシリコン膜が多結晶化し
、体積収縮を起こし、ＷＳｉ膜の体積収縮を相殺する。

この結果、多結晶シリコン膜とＷＳｉ膜との界面での接
着をより強化することができる。

また、本実施例では、第１図（２）の工程でＰを含むＷ
Ｓｉ膜４をスパッタリング法により形成したが、ＣＶＤ
法等でＷＳｉ膜を成膜し、次いで、ＰをＷＳｉ膜にイオ
ン注入してＰを含むＷＳｉ膜４を成膜することもできる
。但し、この場合には、ＷＳｉ膜のみにＰをイオン注入
するために他の部分をレジストで覆うためのフォト工程
が必要となる。

また、第１図（２）の工程でＰを含むＷＳｉ膜４を成膜
したが、この代わりに不純物元素を含まないＷＳｉ膜を
本実施例と同じ方法で成膜し、所望の形状にパターニン
グ、エツチング処理した後、不純物元素を当該ＷＳｉ膜
を通過させて多結晶シリコン膜３に達するエネルギーで
イオン注入し、その後、第１図（４）の工程と同様の熱
処理を行うことで、多結晶シリコン膜３を低抵抗化し及
び多結晶シリコン膜とＷＳｉ膜との界面での接着を強化
することもできる。

また、本実施例では、第１図（４）の工程で熱処理を行
ったが、ソース・ドレインを形成する際に行う熱処理を
利用して前記熱処理に代えることもできる。このように
することで、熱処理工程を省略することができる。

なお、本実施例では、メタルシリサイド膜としてＷＳｉ
を用いたが、この他、ＭｏＳｉ、ＴｉＳｉ等を用いても
良い。

また、不純物元素としてＰを用いたが、ＡｓＢ等他のＮ
型又はＰ型不純物元素を用いても良い。

〔発明の効果〕

以上説明したように、本発明に係るポリサイド素子の形
成方法によれば、半導体膜上にメタルシリサイド膜を成
膜し、前記半導体膜にＮ型又はＰ型の不純物元素を導入
する前に両者を同時に選択的にエツチングし、その後に
、当該半導体膜に前記不純物元素を導入し熱処理を行う
ことで、当該半導体膜のエツチング特性を良好にするこ
とができる。このため、両者のエツチング特性に違いを
生じさせることなく、安定したエツチング特性が得られ
、良好な形状を有し、信頼性の高いポリサイド素子を形
成することができる。

また、前記半導体膜と前記メタルシリサイド膜を成膜後
、両者を同時に熱拡散しているため、当該半導体膜と当
該メタルシリサイド膜との接着力を両者の相互拡散によ
り強化することができる。

この結果、前記半導体膜と前記メタルシリサイド膜との
間に、両者の接着を強化するための中間層を形成する必
要がなく、ポリサイド素子形成のための工程を省略する
ことができる。

以上より、低コストで生産性が高（、信頼性の高いポリ
サイド素子の形成方法を提供することができる。

【図面の簡単な説明】

第１図は、本発明に係るポリサイドゲート電極の製造工
程の実施例断面図、第２図は、従来のポリサイド素子の
エツチング状態の断面図を示す。 図中、３は多結晶シリコン膜（半導体膜）、４はＰを含
むＷＳｉ膜（メタルシリサイド膜）、５はリンドープ多
結晶シリコン膜を示す。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の絶縁膜上に半導体を成膜する工程と
   、前記半導体の上にメタルシリサイドを成膜する工程と
   、当該半導体膜と前記メタルシリサイド膜とを選択的に
   エッチングする工程と、前記エッチング後当該半導体膜
   にＮ型又はＰ型の不純物元素を導入し、熱処理を行う工
   程と、を有することを特徴とするポリサイド素子の形成
   方法。