JPH0457370A - 圧接形パツケージ構造に適合した静電誘導形半導体素子 - Google Patents
圧接形パツケージ構造に適合した静電誘導形半導体素子Info
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- JPH0457370A JPH0457370A JP16919990A JP16919990A JPH0457370A JP H0457370 A JPH0457370 A JP H0457370A JP 16919990 A JP16919990 A JP 16919990A JP 16919990 A JP16919990 A JP 16919990A JP H0457370 A JPH0457370 A JP H0457370A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、平面ゲート形の静電誘導形トランジスタ（Ｓ
ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏ
ｒ；Ｓ Ｉ Ｔ ）及びサイリスタ（Ｓｔａｔｉｃ Ｉ
ｎｄｕｃｔｉｏｎ Ｔｈｙｒｉｓｔｏｒ；Ｓ Ｉ Ｔｈ
）の大面積化ひいては大電流容量化の方法を具体化した
装置に関し、具体的には圧接形パッケージ構造に適合し
た静電誘導形半導体素子に関する。
ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏ
ｒ；Ｓ Ｉ Ｔ ）及びサイリスタ（Ｓｔａｔｉｃ Ｉ
ｎｄｕｃｔｉｏｎ Ｔｈｙｒｉｓｔｏｒ；Ｓ Ｉ Ｔｈ
）の大面積化ひいては大電流容量化の方法を具体化した
装置に関し、具体的には圧接形パッケージ構造に適合し
た静電誘導形半導体素子に関する。
従来静電誘導形半導体素子としては埋め込みゲート形の
ＳＩＴ、及びＳＩプサイスク、平面ゲート形のＳＩＴ及
びＳＩサイリスタが提案されてぃる。埋め込みゲート形
構造は高耐圧、大電流容量化に向くため圧接構造を採用
することにより、数ｋＶ、数１００Ａ級の素子も実現さ
れている。
ＳＩＴ、及びＳＩプサイスク、平面ゲート形のＳＩＴ及
びＳＩサイリスタが提案されてぃる。埋め込みゲート形
構造は高耐圧、大電流容量化に向くため圧接構造を採用
することにより、数ｋＶ、数１００Ａ級の素子も実現さ
れている。
方、平面ゲート形のＳＩＴもしくはＳＩサイリスクとし
ては微細加工技術の必要性から歩留りの低下を抑制する
ため、電流容量としては個別デバイスとしては数１０Ａ
程度のものが実現され、これらをマルチチップのハイバ
リッド構成とすることによって数１００Ａ級の素子か実
現されている。
ては微細加工技術の必要性から歩留りの低下を抑制する
ため、電流容量としては個別デバイスとしては数１０Ａ
程度のものが実現され、これらをマルチチップのハイバ
リッド構成とすることによって数１００Ａ級の素子か実
現されている。
しかし、素子耐圧は現在までの所、１００ＯＶ程度であ
り、またパッケージ構造も圧接形よりはむしろボンデイ
ンクにより構成した片面（裏面）のみの冷却に向くパッ
ケージ構造を採用していた。この理由は、１つには平面
ゲート特有のゲート電極構造の微細構造に対応する圧接
形パッケージ技術が開発されていないこと、及び平面ゲ
ート構造は、埋め込みゲート構造に比べ高周波特性が良
好となるため、むしろ、高速性を追求するため、より高
周波性能の良好なパッケージを採用するという理由があ
った。しかるに、最近の電力用半導体デバイスは大容量
化、高耐圧化とともに高周波、高速スイッチング性能を
追求しており、これらの点で非常に優れた性能を有する
静電誘導形半導体素子においても、平面ゲート形でかつ
高耐圧、大容量化を指向する必要性が高（なり、新規な
平面ゲート構造を有し、かつ大電流、高耐圧素子に要求
される冷却性能を保持するための圧接形構造を有する静
電誘導形半導体素子に対する必要性か高まりつつある。
り、またパッケージ構造も圧接形よりはむしろボンデイ
ンクにより構成した片面（裏面）のみの冷却に向くパッ
ケージ構造を採用していた。この理由は、１つには平面
ゲート特有のゲート電極構造の微細構造に対応する圧接
形パッケージ技術が開発されていないこと、及び平面ゲ
ート構造は、埋め込みゲート構造に比べ高周波特性が良
好となるため、むしろ、高速性を追求するため、より高
周波性能の良好なパッケージを採用するという理由があ
った。しかるに、最近の電力用半導体デバイスは大容量
化、高耐圧化とともに高周波、高速スイッチング性能を
追求しており、これらの点で非常に優れた性能を有する
静電誘導形半導体素子においても、平面ゲート形でかつ
高耐圧、大容量化を指向する必要性が高（なり、新規な
平面ゲート構造を有し、かつ大電流、高耐圧素子に要求
される冷却性能を保持するための圧接形構造を有する静
電誘導形半導体素子に対する必要性か高まりつつある。
従来より、圧接形構造は、半田づけ、ワイヤホント構造
に比較して次の特長がある。
に比較して次の特長がある。
■ 両面冷却であるために、冷却効果が大きい。
■ 半導体素子と、ケースとの熱膨張率の差による熱歪
みが少い。従って半導体素子の大面積化か可能である。
みが少い。従って半導体素子の大面積化か可能である。
従って、大電流容量化には圧接形構造が適している。
しかるに、前述の如く、平面ゲート構造を有する静電誘
導形半導体素子においてはまだ中容量程度であり、高速
性を追求する点から圧接形構造は実現されていなかった
。従って、高耐圧、大電流容量化のためには圧接構造が
必須であり、圧接形パッケージ構造に適用する平面ゲー
ト形静電誘導形半導体素子の必要性か高くなりつつある
。
導形半導体素子においてはまだ中容量程度であり、高速
性を追求する点から圧接形構造は実現されていなかった
。従って、高耐圧、大電流容量化のためには圧接構造が
必須であり、圧接形パッケージ構造に適用する平面ゲー
ト形静電誘導形半導体素子の必要性か高くなりつつある
。
本発明の目的は大電流容量のサイリスク等で用いられる
圧接構造を、平面ゲート形の静電誘導形半導体素子に適
用する方法を具体化した、圧接形パッケージ構造に適合
した静電誘導形半導体素子を提供することである。
圧接構造を、平面ゲート形の静電誘導形半導体素子に適
用する方法を具体化した、圧接形パッケージ構造に適合
した静電誘導形半導体素子を提供することである。
（１）半導体基板の一方の表面のメサ状の部分に平面ゲ
ート形の単位素子を２個以上配置する。ゲート領域２と
カソード領域３の外周領域に絶縁薄膜を設けた面にセグ
メントカソード電極を設ける。
ート形の単位素子を２個以上配置する。ゲート領域２と
カソード領域３の外周領域に絶縁薄膜を設けた面にセグ
メントカソード電極を設ける。
メサ状の部分を囲む部分にはゲート領域２を設けてさら
にセグメントゲート電極を接続する。
にセグメントゲート電極を接続する。
（２）上記セグメントを同一半導体基板内に複数個配置
する。
する。
（３） セグメントカソード電極が並列接続されるよ
うにカソード電極１０を圧接する。
うにカソード電極１０を圧接する。
セグメントカソード電極はメサ状の部分にあるためにセ
グメントゲート電極とは段差があり、圧接した時にカソ
ード電極がゲート電極と接触することは避けられる。従
って大面積化か比較的容易である。
グメントゲート電極とは段差があり、圧接した時にカソ
ード電極がゲート電極と接触することは避けられる。従
って大面積化か比較的容易である。
本発明の構成は下記に示す通りである。即ち、本発明は
第１の導電形半導体基板ｌの表面近傍のメサ部分に、第
２の導電形のゲート領域２が第１の導電形のカソード領
域３を囲み配設された平面ゲート形の静電誘導形半導体
素子の単位素子を少なくとも２コ以上配置し、ゲート領
域２とカソード領域３の外周部分に絶縁薄膜８を配設し
、カソード領域３を並列接続するセグメントカソード電
極６を設け、前記メサ部分の周囲には第２の導電形のゲ
ート領域２及びセグメントゲート電極７を配設し、前記
半導体基板１の裏面にアノード領域４及びアノード電極
５を配設してセグメントを構成し、 該セグメントを、複数個並列配置し、 セグメントカソード電極６を並列接続するカソード１０
が圧接され、及びセグメントゲート電極は互いに接続さ
れ、ゲート電極９の周辺部でゲート１１か圧接され、セ
グメントアノード電極５は圧接または合金でアノード１
２に接続されることを特徴とする圧接形パッケージ構造
に適合した静電誘導形半導体素子としての構成を有する
ものである。
第１の導電形半導体基板ｌの表面近傍のメサ部分に、第
２の導電形のゲート領域２が第１の導電形のカソード領
域３を囲み配設された平面ゲート形の静電誘導形半導体
素子の単位素子を少なくとも２コ以上配置し、ゲート領
域２とカソード領域３の外周部分に絶縁薄膜８を配設し
、カソード領域３を並列接続するセグメントカソード電
極６を設け、前記メサ部分の周囲には第２の導電形のゲ
ート領域２及びセグメントゲート電極７を配設し、前記
半導体基板１の裏面にアノード領域４及びアノード電極
５を配設してセグメントを構成し、 該セグメントを、複数個並列配置し、 セグメントカソード電極６を並列接続するカソード１０
が圧接され、及びセグメントゲート電極は互いに接続さ
れ、ゲート電極９の周辺部でゲート１１か圧接され、セ
グメントアノード電極５は圧接または合金でアノード１
２に接続されることを特徴とする圧接形パッケージ構造
に適合した静電誘導形半導体素子としての構成を有する
ものである。
第１図は本発明による圧接形パッケージ構造に適合した
静電誘導形半導体素子の模式的断面構造図であり、第２
図（ａ）は第１図の実施例の素子構造をカソードセグメ
ントの長手方向か径方向になるように放射状に配置した
パターン配置例を示す。
静電誘導形半導体素子の模式的断面構造図であり、第２
図（ａ）は第１図の実施例の素子構造をカソードセグメ
ントの長手方向か径方向になるように放射状に配置した
パターン配置例を示す。
更にまた第２図（ｂ）は第２図（ａ）において１つの半
径方向Ａ−Ａ’において切断した断面における素子構造
を示している。
径方向Ａ−Ａ’において切断した断面における素子構造
を示している。
第１図において図示するように半導体基板１の一方の表
面のメサ状の部分に平面ゲート形の単位素子を２個以上
配置する。即ち、第２図においてメサの側壁部２０も含
みゲート領域２が形成されている。メサのエツチンク深
さは通常数μｍ−１０数μｍである。ゲート領域２とカ
ソード領域３の外周領域に絶縁薄膜８を設けた面にセグ
メントカソード電極６を設ける。即ち、メサの台地部分
に形成されたゲート領域２に対しては絶縁薄膜を介する
ためセグメントカソード電極６は接していない。
面のメサ状の部分に平面ゲート形の単位素子を２個以上
配置する。即ち、第２図においてメサの側壁部２０も含
みゲート領域２が形成されている。メサのエツチンク深
さは通常数μｍ−１０数μｍである。ゲート領域２とカ
ソード領域３の外周領域に絶縁薄膜８を設けた面にセグ
メントカソード電極６を設ける。即ち、メサの台地部分
に形成されたゲート領域２に対しては絶縁薄膜を介する
ためセグメントカソード電極６は接していない。
メサ状の部分を囲む部分にもゲート領域２を設けてさら
にセグメントゲート電極を接続する。即ち、ゲート電極
はメサの台地の下側のゲート領域２において形成されて
おり、メサの台地内のゲート領域２には直接にはゲート
電極は接していない形状としている。
にセグメントゲート電極を接続する。即ち、ゲート電極
はメサの台地の下側のゲート領域２において形成されて
おり、メサの台地内のゲート領域２には直接にはゲート
電極は接していない形状としている。
上記セグメントを同一半導体基板内に複数個配置する。
即ち、メサ形状の台地内に少なくとも単位素子を２個以
上配置しているが、このようなメサ形状を複数個マルチ
チャネル形状として形成することで電流容量を調整する
ことができる。
上配置しているが、このようなメサ形状を複数個マルチ
チャネル形状として形成することで電流容量を調整する
ことができる。
セグメントカソード電極６か並列接続されるようにカソ
ード電極１０を圧接する。
ード電極１０を圧接する。
セグメントカソード電極６はメサ状の台地部分上にある
ためにセグメントゲート電極７とはメサエッチによる段
差骨だけの段差があり、圧接した時にカソード電極がゲ
ート電極と接触することは避けられる。従って大面積化
が比較的容易である。即ち、平面形のゲート構造を維持
しつつ、上記のような電極の取り出し方ができるため、
圧接形パッケージ構造に適合した静電誘導形半導体素子
が提供された。
ためにセグメントゲート電極７とはメサエッチによる段
差骨だけの段差があり、圧接した時にカソード電極がゲ
ート電極と接触することは避けられる。従って大面積化
が比較的容易である。即ち、平面形のゲート構造を維持
しつつ、上記のような電極の取り出し方ができるため、
圧接形パッケージ構造に適合した静電誘導形半導体素子
が提供された。
フォトレジストをスピンコードする場合の面内厚さが均
一化され易いためメサ部への微細加工が容易であること
から、本発明の実施例は平面形構造においても歩留り良
く製造できるという特徴を有するものである。
一化され易いためメサ部への微細加工が容易であること
から、本発明の実施例は平面形構造においても歩留り良
く製造できるという特徴を有するものである。
本発明による圧接形パッケージ構造に適合した静電誘導
形半導体素子の素子構造によればメサ形状を利用するた
め平面ゲート形の静電誘導形サイリスク及びトランジス
タを圧接構造にすることが比較的容易になる。
形半導体素子の素子構造によればメサ形状を利用するた
め平面ゲート形の静電誘導形サイリスク及びトランジス
タを圧接構造にすることが比較的容易になる。
従来のゲート及びカソードをワイヤボンド構造にする素
子は片面冷却であるのに対して、本考案素子は両面冷却
が可能なために、冷却効果か大きく、従って大容量化が
図れる。
子は片面冷却であるのに対して、本考案素子は両面冷却
が可能なために、冷却効果か大きく、従って大容量化が
図れる。
平面ゲート形の静電誘導形半導体素子はターンオン特性
か良いことから、これを圧接構造を用いて大面積化する
ことにより、大電流を高速ターンオンすることが可能に
なる。
か良いことから、これを圧接構造を用いて大面積化する
ことにより、大電流を高速ターンオンすることが可能に
なる。
更にまた圧接形構造を平面ゲート形半導体素子において
も適合性良（実現できるため、平面ゲート形静電誘導形
半導体素子の高周波、高速スイッチング性能を維持しつ
つ、大電流化、大面積化が図れるという利点も有する。
も適合性良（実現できるため、平面ゲート形静電誘導形
半導体素子の高周波、高速スイッチング性能を維持しつ
つ、大電流化、大面積化が図れるという利点も有する。
第１図は、本発明のセグメント基本構造を示す斜視断面
図、第２図（ａ）及び第２図（ｂ）は本発明の詳細な説
明する図でそれぞれ（ａ）は平面図、（ｂ）は半径方向
の断面図である。 Ｉ・・・・・・・・・高抵抗半導体基板、２・・・・・
・・・・ゲート領域、 ３・・・・・・・・・カソード領域、 ４・・・・・・・・・アノード領域、 ５・・・・・・・・・アノード電極、 ６・・・・・・・・・セグメントカソード電極、７・・
・・・・・・・セグメントゲート電極、８・・・・・・
・・・絶縁薄膜、 ９・・・・・・・・・ゲート電極、 ＩＯ・・・・・・カソード電極、 １１・・・・・・周辺ゲート、 １２・・・・・・合金アノード電極、 ２０・・・・・・側壁部 特許出願人 東洋電機製造株式会社
図、第２図（ａ）及び第２図（ｂ）は本発明の詳細な説
明する図でそれぞれ（ａ）は平面図、（ｂ）は半径方向
の断面図である。 Ｉ・・・・・・・・・高抵抗半導体基板、２・・・・・
・・・・ゲート領域、 ３・・・・・・・・・カソード領域、 ４・・・・・・・・・アノード領域、 ５・・・・・・・・・アノード電極、 ６・・・・・・・・・セグメントカソード電極、７・・
・・・・・・・セグメントゲート電極、８・・・・・・
・・・絶縁薄膜、 ９・・・・・・・・・ゲート電極、 ＩＯ・・・・・・カソード電極、 １１・・・・・・周辺ゲート、 １２・・・・・・合金アノード電極、 ２０・・・・・・側壁部 特許出願人 東洋電機製造株式会社
Claims (1)
- （１）第１の導電形半導体基板１の表面近傍のメサ部分
に、第２の導電形のゲート領域２が第１の導電形のカソ
ード領域３を囲み配設された平面ゲート形の静電誘導形
半導体素子の単位素子を少なくとも２コ以上配置し、ゲ
ート領域２とカソード領域３の外周部分に絶縁薄膜８を
配設し、カソード領域３を並列接続するセグメントカソ
ード電極６を設け、前記メサ部分の周囲には第２の導電
形のゲート領域２及びセグメントゲート電極７を配設し
、前記半導体基板１の裏面にアノード領域４及びアノー
ド電極５を配設してセグメントを構成し、該セグメント
を、複数個並列配置し、 セグメントカソード電極６を並列接続するカソード１０
が圧接され、及びセグメントゲート電極は互いに接続さ
れ、ゲート電極９の周辺部でゲート１１が圧接され、セ
グメントアノード電極５は圧接または合金でアノード１
２に接続されることを特徴とする圧接形パッケージ構造
に適合した静電誘導形半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169199A JP2654852B2 (ja) | 1990-06-27 | 1990-06-27 | 圧接形パツケージ構造に適合した静電誘導形半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169199A JP2654852B2 (ja) | 1990-06-27 | 1990-06-27 | 圧接形パツケージ構造に適合した静電誘導形半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457370A true JPH0457370A (ja) | 1992-02-25 |
| JP2654852B2 JP2654852B2 (ja) | 1997-09-17 |
Family
ID=15882048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2169199A Expired - Fee Related JP2654852B2 (ja) | 1990-06-27 | 1990-06-27 | 圧接形パツケージ構造に適合した静電誘導形半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654852B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS518072U (ja) * | 1974-07-02 | 1976-01-21 | ||
| JPS56124238A (en) * | 1980-03-05 | 1981-09-29 | Hitachi Ltd | Semiconductor device |
| JPS57181131A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Pressure-contact type semiconductor device |
-
1990
- 1990-06-27 JP JP2169199A patent/JP2654852B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS518072U (ja) * | 1974-07-02 | 1976-01-21 | ||
| JPS56124238A (en) * | 1980-03-05 | 1981-09-29 | Hitachi Ltd | Semiconductor device |
| JPS57181131A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Pressure-contact type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2654852B2 (ja) | 1997-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |