JPH04578Y2 - - Google Patents
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- JPH04578Y2 JPH04578Y2 JP10779485U JP10779485U JPH04578Y2 JP H04578 Y2 JPH04578 Y2 JP H04578Y2 JP 10779485 U JP10779485 U JP 10779485U JP 10779485 U JP10779485 U JP 10779485U JP H04578 Y2 JPH04578 Y2 JP H04578Y2
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- 239000003990 capacitor Substances 0.000 claims description 10
- 230000005284 excitation Effects 0.000 description 12
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910000859 α-Fe Inorganic materials 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案はMOS FETを用い広帯域の高周波電
力をSEPP（Single Ended Push Pull）回路によ
り電力増幅する回路に関する。
力をSEPP（Single Ended Push Pull）回路によ
り電力増幅する回路に関する。
（従来技術）
従来この種の電力増幅回路としては第３図及び
第４図に示すものが知られている。第３図におい
て、入力端子１に入力された入力信号は、入力ト
ランスＴ１の２次巻線Ｓ１，Ｓ２によつて互いに
逆相に分割され、MOS FET TR１，TR２の各
ゲート、ソース間を励振する。トランジスタTR
１，TR２は負荷に対して交流的に並列接続とな
り交流出力端子として一つであるSEPP動作を行
ない、増幅された出力信号は出力結合コンデンサ
Ｃ３，Ｃ４で結合され、出力トランスＴ２でイン
ピーダンス変換後出力端子２へ出力される。
第４図に示すものが知られている。第３図におい
て、入力端子１に入力された入力信号は、入力ト
ランスＴ１の２次巻線Ｓ１，Ｓ２によつて互いに
逆相に分割され、MOS FET TR１，TR２の各
ゲート、ソース間を励振する。トランジスタTR
１，TR２は負荷に対して交流的に並列接続とな
り交流出力端子として一つであるSEPP動作を行
ない、増幅された出力信号は出力結合コンデンサ
Ｃ３，Ｃ４で結合され、出力トランスＴ２でイン
ピーダンス変換後出力端子２へ出力される。
端子３はゲートバイアス電源用端子、端子４は
ドレイン電源用端子である。符号Ｃ１，Ｃ２はゲ
ートバイアス用DCカツトコンデンサ、Ｃ５は電
源用側路コンデンサである。符号CH１はゲート
バイアス電圧供給用チヨークコイル、CH２，
CH３はMOS FETドレイン電流供給用チヨーク
コイルである。また、符号Ｒ１，Ｒ２はゲート終
端抵抗である。
ドレイン電源用端子である。符号Ｃ１，Ｃ２はゲ
ートバイアス用DCカツトコンデンサ、Ｃ５は電
源用側路コンデンサである。符号CH１はゲート
バイアス電圧供給用チヨークコイル、CH２，
CH３はMOS FETドレイン電流供給用チヨーク
コイルである。また、符号Ｒ１，Ｒ２はゲート終
端抵抗である。
（考案が解決しようとする問題点）
第３図に示すような従来増幅回路において解決
しなければならない問題点は次のようなものであ
る。
しなければならない問題点は次のようなものであ
る。
第１に、この種のSEPP回路ではトランジスタ
TR１のソース端子が増巾器の出力端子であるた
め、２次巻線Ｓ１には出力電圧が重畳していて、
第４図に示すような巻線Ｓ１，Ｓ２，Ｐ１の各巻
線間に存在する静電容量を通じて巻線Ｓ２に出力
電圧が帰還してしまう。各々のMOS FETの励
振電圧がゲート、ソース端子間に均一に印加され
なければ良好な出力特性を得る事が出来ないの
で、上記帰還現象に起因してトランジスタTR
１，TR２の励振電圧および位相に差が生ずる
と、プツシユプルバランスが悪化し、出力波形に
歪が発生し、広帯域アンプにおける高次高調波が
増大すると同時に能率も悪化する。
TR１のソース端子が増巾器の出力端子であるた
め、２次巻線Ｓ１には出力電圧が重畳していて、
第４図に示すような巻線Ｓ１，Ｓ２，Ｐ１の各巻
線間に存在する静電容量を通じて巻線Ｓ２に出力
電圧が帰還してしまう。各々のMOS FETの励
振電圧がゲート、ソース端子間に均一に印加され
なければ良好な出力特性を得る事が出来ないの
で、上記帰還現象に起因してトランジスタTR
１，TR２の励振電圧および位相に差が生ずる
と、プツシユプルバランスが悪化し、出力波形に
歪が発生し、広帯域アンプにおける高次高調波が
増大すると同時に能率も悪化する。
第二に、MOS FETの絶縁ゲートには電流が
流れないため理論的には励振電力は零であるが、
ゲート、ソース間に入力容量Cgが存在するため、
高周波においてはこの入力容量に励振電流が流れ
てしまう。広帯域増幅器ではこの入力容量のた
め、高域程励振電力力が必要なうえ、入力端子１
でのインピーダンス特性が容量性となる。このた
め、ゲートソース間と並列にゲート終端抵抗Ｒ
１，Ｒ２を挿入しているが、使用帯域内におい
て、均一に良好な入力インピーダンス特性を得よ
うとするなら、この抵抗値は使用最高周波数での
入力容量のリアクタンス値に対して充分低い値で
なければならないし、帯域内での電力利得を均一
にしようとするなら、利得を補償する回路や負帰
還回路を用いる必要があり、回路が複雑となり電
力利得は低下する欠点があつた。
流れないため理論的には励振電力は零であるが、
ゲート、ソース間に入力容量Cgが存在するため、
高周波においてはこの入力容量に励振電流が流れ
てしまう。広帯域増幅器ではこの入力容量のた
め、高域程励振電力力が必要なうえ、入力端子１
でのインピーダンス特性が容量性となる。このた
め、ゲートソース間と並列にゲート終端抵抗Ｒ
１，Ｒ２を挿入しているが、使用帯域内におい
て、均一に良好な入力インピーダンス特性を得よ
うとするなら、この抵抗値は使用最高周波数での
入力容量のリアクタンス値に対して充分低い値で
なければならないし、帯域内での電力利得を均一
にしようとするなら、利得を補償する回路や負帰
還回路を用いる必要があり、回路が複雑となり電
力利得は低下する欠点があつた。
第三には、第３図の回路ではMOS FET TR
１，TR２のドレイン電流を供給するためのチヨ
ークコイルCH２，CH３が必要となる事である。
チヨークコイルCH２，CH３は小形化にするた
めダストコアやフエライトコアに巻線されるが、
直流の重畳した高周波電流により励磁されるた
め、コアの磁気飽和が発生し易く、低域周波数で
のインダクタンス不足を招き、出力特性が悪化す
るという欠点があつた。又、入力トランスＴ１の
構成如何によつては帰還電圧の位相回りが激しく
なるため、寄生振動や自己発振が発生し易くなり
増幅器の動作が著しく不安定となる不都合があ
る。
１，TR２のドレイン電流を供給するためのチヨ
ークコイルCH２，CH３が必要となる事である。
チヨークコイルCH２，CH３は小形化にするた
めダストコアやフエライトコアに巻線されるが、
直流の重畳した高周波電流により励磁されるた
め、コアの磁気飽和が発生し易く、低域周波数で
のインダクタンス不足を招き、出力特性が悪化す
るという欠点があつた。又、入力トランスＴ１の
構成如何によつては帰還電圧の位相回りが激しく
なるため、寄生振動や自己発振が発生し易くなり
増幅器の動作が著しく不安定となる不都合があ
る。
本考案は、かかる従来技術の欠点を解消するも
のであつて、電力利得が高く、出力特性の良好な
かつ回路構成の比較的簡単な広帯域電力増幅回路
を提供することを目的とする。
のであつて、電力利得が高く、出力特性の良好な
かつ回路構成の比較的簡単な広帯域電力増幅回路
を提供することを目的とする。
（問題点を解決するための手段）
本考案によれば、１次、２次巻線間を静電シー
ルドした入力トランスと、Ｌ−Ｃで構成したロー
パスフイルタを入力回路に備えることによつて、
二つのMOS FETの励振電圧を均一にし、良好
なプツシユプルバランスを得て、出力波形歪を減
少させ、最低限の励振電力で励振出来るように電
力利得を高め、出力トランスの巻線を利用して
MOS FETのドレイン電流を供給する事により
チヨークコイルCH２，CH３を不要として回路
構成を簡素化し、かつ安定に能率良く動作し良好
な増幅出力を得る事を特徴とする。
ルドした入力トランスと、Ｌ−Ｃで構成したロー
パスフイルタを入力回路に備えることによつて、
二つのMOS FETの励振電圧を均一にし、良好
なプツシユプルバランスを得て、出力波形歪を減
少させ、最低限の励振電力で励振出来るように電
力利得を高め、出力トランスの巻線を利用して
MOS FETのドレイン電流を供給する事により
チヨークコイルCH２，CH３を不要として回路
構成を簡素化し、かつ安定に能率良く動作し良好
な増幅出力を得る事を特徴とする。
（実施例）
以下図面に示す本考案の一実施例につき詳説す
る。第３図において述べた部材と同一もしくは同
等のものには第３図に用いたものと同一の符号を
用いた。Ｔ３は入力バラントランス、５はＬ１，
Ｌ２，Ｃ６からなるローパスフイルター、Ｔ４，
Ｔ５はゲート入力トランス、Ｒ３，Ｒ４はゲート
終端抵抗、Ｔ６は出力トランスである。次に、動
作において、まず、増幅器の入力側回路から説明
すれば、入力端子１から入力された入力信号はバ
ラントランＴ３で不平衝平衡変換後、コイルＬ１
およびＬ２を通りゲート入力トランスＴ４および
Ｔ５の１次巻線を励磁する。ゲート入力トランス
２次側に現われた電圧はMOS FET TR１およ
びTR２のゲート・ソース間を励振し、ゲート終
端抵抗で終端される。トランスＴ４，Ｔ５の１次
巻線２次巻線比は１：１であり、トランス２次側
の負荷はゲート終端抵抗Ｒ３又はＲ４とゲート入
力容量Cgであるため、第１図の入力側の回路は
第２図の等価回路に表わされるように平衡π形の
３次ローパスフイルタとなる。
る。第３図において述べた部材と同一もしくは同
等のものには第３図に用いたものと同一の符号を
用いた。Ｔ３は入力バラントランス、５はＬ１，
Ｌ２，Ｃ６からなるローパスフイルター、Ｔ４，
Ｔ５はゲート入力トランス、Ｒ３，Ｒ４はゲート
終端抵抗、Ｔ６は出力トランスである。次に、動
作において、まず、増幅器の入力側回路から説明
すれば、入力端子１から入力された入力信号はバ
ラントランＴ３で不平衝平衡変換後、コイルＬ１
およびＬ２を通りゲート入力トランスＴ４および
Ｔ５の１次巻線を励磁する。ゲート入力トランス
２次側に現われた電圧はMOS FET TR１およ
びTR２のゲート・ソース間を励振し、ゲート終
端抵抗で終端される。トランスＴ４，Ｔ５の１次
巻線２次巻線比は１：１であり、トランス２次側
の負荷はゲート終端抵抗Ｒ３又はＲ４とゲート入
力容量Cgであるため、第１図の入力側の回路は
第２図の等価回路に表わされるように平衡π形の
３次ローパスフイルタとなる。
入力端子でのインピーダンスのうねりと通過域
リツプルを許容値内にし、カツトオフ周波数を使
用帯域外になるようにＬ１，Ｌ２，Ｃ６，Ｒ３，
Ｒ４の各値を決めれば帯域内では、入力信号は減
衰する事なくTR１およびTR２のゲートに印加
される。
リツプルを許容値内にし、カツトオフ周波数を使
用帯域外になるようにＬ１，Ｌ２，Ｃ６，Ｒ３，
Ｒ４の各値を決めれば帯域内では、入力信号は減
衰する事なくTR１およびTR２のゲートに印加
される。
本回路では、第３図での回路と同等の入力イン
ピーダンス特性と出力周波数特性とするとき、ゲ
ート終端抵抗Ｒ３，Ｒ４の値は第３図の抵抗Ｒ
１，Ｒ２の値の２倍以上に大きく出来るため、電
力利得は第３図の回路の場合の２倍以上となる。
ピーダンス特性と出力周波数特性とするとき、ゲ
ート終端抵抗Ｒ３，Ｒ４の値は第３図の抵抗Ｒ
１，Ｒ２の値の２倍以上に大きく出来るため、電
力利得は第３図の回路の場合の２倍以上となる。
また、ゲート入力トランスＴ４，Ｔ５は別個の
フエライトコアに巻線されたトランスであり、１
次巻線、２次巻線間に静電シールドが施してある
ため、第３図の入力トランスＴ１のように出力の
電圧が下側のMOS FET TR２の入力に帰還す
るような事はない。このため不都合な発振現象も
生じなくなり、又、入力回路も全て平衡回路とな
つているため、励振バランスが良く、TR１と
TR２の励振電圧は等しくなり、位相ずれが生じ
ないため、能率良くプツシユプル増巾が行なわれ
て、出力の高調波含有率は非常に小さくなる。
フエライトコアに巻線されたトランスであり、１
次巻線、２次巻線間に静電シールドが施してある
ため、第３図の入力トランスＴ１のように出力の
電圧が下側のMOS FET TR２の入力に帰還す
るような事はない。このため不都合な発振現象も
生じなくなり、又、入力回路も全て平衡回路とな
つているため、励振バランスが良く、TR１と
TR２の励振電圧は等しくなり、位相ずれが生じ
ないため、能率良くプツシユプル増巾が行なわれ
て、出力の高調波含有率は非常に小さくなる。
次に出力側回路であるが、出力トランスＴ６に
は二つの１次巻線Ｐ２，Ｐ３があり、ひとつの同
じフエライトコアに同じ巻線数で巻いてある。ま
た、巻線Ｐ２にはMOS FET TR１のドレイン
DC電流が流れ、巻線Ｐ３にはMOS FET TR２
のドレインDC電流が流れるが、この二つの電流
は互いに逆向きに流れ、直流による磁束が打消し
合うため、フエライトコアの磁気飽和が発生しな
いため、出力特性の悪化が防止される。また、第
３図の回路のようなチヨークコイルCH２，CH
３と結合コンデンサＣ４が不要となるため、回路
構成の簡素化に有効である。
は二つの１次巻線Ｐ２，Ｐ３があり、ひとつの同
じフエライトコアに同じ巻線数で巻いてある。ま
た、巻線Ｐ２にはMOS FET TR１のドレイン
DC電流が流れ、巻線Ｐ３にはMOS FET TR２
のドレインDC電流が流れるが、この二つの電流
は互いに逆向きに流れ、直流による磁束が打消し
合うため、フエライトコアの磁気飽和が発生しな
いため、出力特性の悪化が防止される。また、第
３図の回路のようなチヨークコイルCH２，CH
３と結合コンデンサＣ４が不要となるため、回路
構成の簡素化に有効である。
（考案の効果）
以上説明したように、本考案によればMOS
FETのゲート入力容量にもかかわらず、高い電
力利得を得る事が出来るため、励振電力は従来回
路に比して半分以下となり、又二つのMOS
FETの励振バランスが良いため無駄なドレイン
電流が流れず、能率が向上し、出力波形歪が減少
するため高調波除去回路が簡単になり、二つの
MOS FETのドレイン電流は出力トランスの１
次巻線を利用して流れるため、ドレイン電流供給
用チヨークコイルが不要となつて回路が単純にな
り、増幅器としての電気的特性が大巾に向上する
利点がある。
FETのゲート入力容量にもかかわらず、高い電
力利得を得る事が出来るため、励振電力は従来回
路に比して半分以下となり、又二つのMOS
FETの励振バランスが良いため無駄なドレイン
電流が流れず、能率が向上し、出力波形歪が減少
するため高調波除去回路が簡単になり、二つの
MOS FETのドレイン電流は出力トランスの１
次巻線を利用して流れるため、ドレイン電流供給
用チヨークコイルが不要となつて回路が単純にな
り、増幅器としての電気的特性が大巾に向上する
利点がある。
第１図は本考案の一実施例を示す回路図、第２
図は第１図における入力回路の等価回路図、第３
図は従来のMOS FETを使用したSEPP形広帯域
増幅回路図、及び第４図は第３図における入力ト
ランスの巻線間静電結合状態を示す図面である。 １……増幅回路入力端子、２……増幅回路出力
端子、３……ゲートバイアス電源端子、４……ド
レイン電源端子、Ｔ１……入力トランス、Ｔ２…
…出力トランス、Ｐ１……Ｔ１，１次巻線、Ｓ
１，Ｓ２……Ｔ１，２次巻線、CH１……ゲート
バイアス電圧供給用チヨークコイル、CH２，
CH３……ドレイン電流供給用チヨークコイル、
Ｒ１，Ｒ２……ゲート終端抵抗、TR１，TR２
……MOS FET、Ｃ１，Ｃ２……ゲートバイア
スDCカツトコンデンサ、Ｃ３，Ｃ４……出力結
合コンデンサ、Ｃ５……ドレイン電源用側路コン
デンサ、Ｔ３……バラントランス、５……ローパ
スフイルタ、Ｌ１，Ｌ２……ローパスフイルタ用
コイル、Ｃ６……ローパスフイルタ用コンデン
サ、Ｔ４，Ｔ５……ゲート入力トランス、Ｔ６…
…出力トランス、Ｐ２，Ｐ３……Ｔ６用１次巻
線、Ｒ３，Ｒ４……ゲート終端抵抗。
図は第１図における入力回路の等価回路図、第３
図は従来のMOS FETを使用したSEPP形広帯域
増幅回路図、及び第４図は第３図における入力ト
ランスの巻線間静電結合状態を示す図面である。 １……増幅回路入力端子、２……増幅回路出力
端子、３……ゲートバイアス電源端子、４……ド
レイン電源端子、Ｔ１……入力トランス、Ｔ２…
…出力トランス、Ｐ１……Ｔ１，１次巻線、Ｓ
１，Ｓ２……Ｔ１，２次巻線、CH１……ゲート
バイアス電圧供給用チヨークコイル、CH２，
CH３……ドレイン電流供給用チヨークコイル、
Ｒ１，Ｒ２……ゲート終端抵抗、TR１，TR２
……MOS FET、Ｃ１，Ｃ２……ゲートバイア
スDCカツトコンデンサ、Ｃ３，Ｃ４……出力結
合コンデンサ、Ｃ５……ドレイン電源用側路コン
デンサ、Ｔ３……バラントランス、５……ローパ
スフイルタ、Ｌ１，Ｌ２……ローパスフイルタ用
コイル、Ｃ６……ローパスフイルタ用コンデン
サ、Ｔ４，Ｔ５……ゲート入力トランス、Ｔ６…
…出力トランス、Ｐ２，Ｐ３……Ｔ６用１次巻
線、Ｒ３，Ｒ４……ゲート終端抵抗。
Claims (1)
- トランス入力形であり、直流電源に対してそれ
ぞれ別々のチヨークコイルに直列接続され、互い
に並列接続された形の一対のMOS FETが、負
荷に対して交流的に並列接続となつて交流出力端
子が一つであるシングル・エンド・プツシユ・プ
ル（SEPP）回路による高周波用の広帯域電力増
幅回路において、入力回路には、前記一対の
MOS FETのそれぞれのゲート端子に接続され、
１次２次巻線間が静電シールドされた２個のゲー
ト入力トランスと、該２個のゲート入力トランス
のそれぞれの１次側に接続され前記MOS FET
のゲート入力容量を含めてコイルとコンデンサで
構成される平衡形のローパスフイルタとを備え、
かつ出力回路には、直流電源に対して前記チヨク
コイルに代えて互いに逆相に巻かれた一対の１次
巻線がそれぞれ前記MOS FETに直列接続され
た出力トランスを備えたことを特徴とする広帯域
電力増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10779485U JPH04578Y2 (ja) | 1985-07-15 | 1985-07-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10779485U JPH04578Y2 (ja) | 1985-07-15 | 1985-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6217221U JPS6217221U (ja) | 1987-02-02 |
| JPH04578Y2 true JPH04578Y2 (ja) | 1992-01-09 |
Family
ID=30984398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10779485U Expired JPH04578Y2 (ja) | 1985-07-15 | 1985-07-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04578Y2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NZ227629A (en) * | 1988-02-08 | 1991-03-26 | Acushnet Co | Stripping article from mould using spring loaded plate |
| US8237501B2 (en) * | 2010-09-09 | 2012-08-07 | Mks Instruments, Inc. | Power amplifier with transistor input mismatching |
| JP5816559B2 (ja) * | 2012-01-06 | 2015-11-18 | 勲 大郷 | 電力増幅器 |
-
1985
- 1985-07-15 JP JP10779485U patent/JPH04578Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6217221U (ja) | 1987-02-02 |
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