JPH0458322A - 先行１検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、２進データの最上位ピッ）　（ＭＳＢ）から
の連続する０の数を検出する先行１ｍ出回路に関する。

［従来の技術］ 浮動小数点演算を行なうシステムでは、一般に規格化さ
れたデータ形式（ＩＥＥＥ７５４）が使用される。この
データ形式は、仮数部のＭＳＢが必ず“１”となる形式
であり、このデータ形式への変換を正規化と呼んでいる
。この正規化を実行するため、従来から２進データのＭ
ＳＢからの連続する“０”の数を検出し、その検出結果
をエンコードすることによって、データのシフト数を求
める先行１検出回路が使用されている。

第７図は、従来の８ビット先行１検出回路の構成を示す
ブロック図である。

この先行１検出回路は、８ビツトの２進データＤ１＋Ｄ
２１　・・・＋Ｄｓを夫々ラッチするラッチ回路１と、
このラッチ回路１にラッチされた２進データのＭＳＢか
らみて最初に“１”が立ったビット（以下、先行１ビツ
トと呼ぶ）の出力のみを“１”、その他のビットを“０
”′とするデータ（以下、先行１位置データと呼ぶ）を
出力する先行１位置検出部２と、この先行１位置検出部
２から出力される先行１位置データをエンコードして、
データのシフト数を求めるエンコーダ３と、このエンコ
ーダ３の出力に基づいてデータバス２７を駆動するパス
バッファ７とによって構成されている。

ラッチ回路１は、ラッチタイミングを与える制御信号Ｃ
８に同期して２進データＤ＋（ｉは１゜２、・・・、８
；以下同じ）を内部に取り込むクロックドインバータ１
１．と、このクロックドインバータＩＬによって取り込
まれたデータＤｒ’ｌｒ−保持する１ビットラッチ１２
．と、この１ビットラッチ１２．に保持されたデータＤ
Ｉを反転して出力するインバータ１３．によって構成さ
れている。

また、先行１位置検出部２は、次のように構成されてい
る。即ち、キャリーライン１６には、２進データＤ１〜
Ｄ８に夫々対応させて８つのトランスファゲート１４□
〜１４８が直列に介挿されている。一方、ラッチ回路１
の出力は、トランスファゲート１４＋のゲートに供給さ
れると共に、ＮＯＲゲー）１５．の一方の入力端に入力
されている。このＮＯＲゲート１５．の他方の入力端に
は、キャリーライン１６からの信号が入力されている。

また、キャリーラインエ６と電源端子との間には、クロ
ック信号ＣＬＫによって制御されキャリーライン１６を
プリチャージするためのＰチャネルトランジスタ１７が
接続されている。また、キャリーライン１６は、そのＭ
ＳＢ側の端部がＮチャネルトランジスタ１８からなるキ
ャリーバッファを介して接地されたものとなっている。

このＮチャネルトランジスタ１８のゲートにはキャリー
人力用の制御信号Ｃ２が供給されている。

エンコーダ３は、複数のダイナミックライン２２、．２
２゜、２２３と、これらのダイナミックライン２２．〜
２２３をクロック信号ＣＬＫに従ってプリチャージする
ためのＰチャネルトランジスタ２１．．２１□、２１３
と、ダイナミックライン２２１〜２２３と接地端子との
間に選択的に接続され、前記先行１位置検出部２の出力
によってオンオフ制御されて前記ダイナミックライン２
２１〜２２３上に、先行１位置データの３ビツトのエン
コード出力を生成する複数のＮチャネルトランジスタ２
３．〜２３１゜とにより構成されている。

更に、パスバッファ７は、エンコーダ３の出力を制御信
号Ｃ２に応じてラッチするためのクロックドインバータ
２４．．２４゜、２４３及び１ビットラッチ２５．．２
５□、２５３と、データバス２７の各ビットラインと接
地端子との間に介挿されて１ビツトラツチ２５□〜２５
３の出力及びバス出力制御信号ＢＯＣによって駆動され
るパスバッファ２６□、２６□、２６３とによって構成
されている。

次に、このように構成された先行１検出回路において、
いま、入力される２進データＤ１〜Ｄ８が“０００１１
０００”である場合の動作について説明する。

制御信号Ｃ８に同期してデータがラッチ回路１にラッチ
されると、ラッチ回路１の出力は、“１１１００１１１
”となるため、トランスファゲート１４１〜１４３，１
４ｅ〜１４８はオン、トランスファゲート１４４，１４
５はオフとなる。また、キャリーライン１６は、Ｐチャ
ネルトランジスタ１７□〜１７８によってプリチャージ
されている。

ここで、制御信号Ｃ２がＨレベルになると、Ｎチャネル
トランジスタ１８がオンするので、キャリーが入力され
、トランスファゲート１４４の前段までのキャリーライ
ン１６がＬレベルに変化する。しかし、トランスファゲ
ート１４４がオフ状態であるから、このトランスファゲ
ート１４４よりも後段のキャリーライン１６はＨレベル
を維持する。このため、ＮＯＲゲート１５４の出力のみ
が“１”になり、その他のＮＯＲゲート１５１〜１５３
．１５８〜１５８の出力は全て“０”になる。

そして、この先行１位置検出部２の出力がエンコーダ３
に入力され、このエンコーダ３からシフト数を示す３ビ
ツトのデータが出力される。この３ビツトのデータは、
１ビツトラツチ２５１〜２５３でラッチされ、バス出力
制御信号ＢＯＣがアクティブになったときにデータバス
２７に出力される。

［発明が解決しようとする課題］ しかしながら、上述した従来の先行１検出回路では、先
行１ビツトが下位にあればある程、キャリーラインの負
荷が重くなり、キャリーの伝搬に時間がかかるという問
題点がある。

つまり、２進データの最上位ビットの近傍、例えばＭＳ
Ｂ−１に“１”が現われる場合には、キャリーバッファ
としてのＮチャネルトランジスタエ８は、キャリーライ
ン１６をＭＳＢに相当する１ビツト分だけ駆動すれば良
いが、例えばＭＳＢ−７のビットに最初に“１”が現わ
れる場合には、ＭＳＢからＭＳＢ−６までのトランスフ
ァゲートが全てオン状態となっているので、駆動すべき
キャリーラインの負荷が増し、動作速度が低下するとい
う問題点がある。このような傾向は、レジスタのビット
数が増えれば増える程、顕著な問題として現われてくる
。

本発明はかかる問題点に鑑みてなされたものであって、
先行１ビツトが下位に存在している場合でもキャリーの
伝搬速度が低下するのを防止することができ、動作速度
を大幅に向上させることができる先行１検出回路を提供
することを目的とする。

［課題を解決するための手段］ 本発明に係る先行１検出回路は、２進データを入力しそ
の最上位ビット側からみて最初に１が立ったビットの位
置を示す先行１位置データを出力する先行１位置検出手
段と、この先行１位置検出手段の出力をエンコードする
エンコーダとを育し、前記先行１位置検出手段が、キャ
リーラインと、このキャリーラインに前記２進データに
対応させて直列に介挿され前記２進データのビットの値
が１である部分の前記キャリーラインを選択的に分断す
る複数のキャリー分断手段と、前記キャリーラインをプ
リチャージする手段と、前記キャリーラインの一端に設
けられ前記キャリーラインを駆動して前記２進データの
最上位ビット側から前記各キャリー分断手段へキャリー
を伝搬させるキャリーバッファと、前記キャリーライン
分断後の前記キャリーバッファの駆動によって現われた
前記キャリーライン上の論理値と前記入力２進データと
の論理演算結果を出力する手段とを備えた先行１検出回
路において、前記入力２進データを分割してなる複数の
分割データを夫々入力しそれらの論理和を出力する複数
の論理和手段と、この論理和手段の出力の最上位ビット
側からみて最初に１が立ったビットの位置を示すデータ
を出力する第１の先行１位置検出部とを備え、前記先行
１位置検出手段は、前記分割データを夫々入力する複数
の第２の先行１位置検出部に分割されたものであり、前
記各第２の先行１位置検出部の出力は、前記第１の先行
１位置検出部の出力によって制御されるものであること
を特徴とする。

［作用コ 本発明においては、２進データを分割し、これらの分割
データの論理和をとることにより、各分割データ内にビ
ット“１”が存在するかどうかが検出される。そして、
その論理和結果に対して第１の先行１位置検出部で先行
１ビツトが検出されることにより、ビット“１”を含む
各分割データのうち、最上位の分割データを特定するこ
とができる。

一方、本発明では、先行１位置検出手段が複数の第２の
先行１位置検出部に分割され、これらの第２の先行１位
置検出部に前記分割データが夫々入力されることにより
、各第２の先行１位置検出部において、少ないビット数
での先行１ビツトの検出が行なわれる。そして、これら
の第２の先行１位置検出部の出力と、前記第１の先行１
位置検出部の出力とによって前記２進データの先行１ビ
ツトが検出されることになる。

本発明によれば、先行１位置検出手段が複数の第２の先
行１位置検出部に分割されているので、キャリーの最大
伝搬ビット数を削減することができる。つまり、２進デ
ータが例えば６４ビツトである場合、従来は、１つのキ
ャリーバッファで最大６４ビット分の長さのキャリーラ
インを駆動する必要があったが、本発明によれば、これ
を例えば８ビツトずつ８つのグループに分割することに
より１つのキャリーバッファで最大８ビツトの長さのキ
ャリーラインを駆動すれば良いことになる。

このため、本発明によれば、先行１ビツトが下位に存在
する場合でも、キャリーの伝搬時間を十分短くすること
ができ、動作速度を大幅に向上させることができる。

［実施例コ 以下、添付の図面を参照しながら、本発明の実施例につ
いて説明する。

第１図は、本発明の第１の実施例に係る６４ビット先行
１検出回路のブロック図である。

第１図において、６４ビツトの２進データは、８ピツ）
ｆつに分割されて８つのラッチ回路１１゜１□、・・・
、１８に入力されている。これらのラッチ回路ＩＩ〜１
８の出力は、夫々先行１位置検出部２１　＋　２２　＋
・・・、２８に入力され、ここで先行１位置が検出され
るようになっている。先行工位置検出部２１〜２８から
出力される先行１位置データは、更にエンコーダ３Ｉ、
３□、・・・、３８に入力され、３ビツトのコードにエ
ンコードされる。

エンコーダ３．〜３８の出力は、バスバッファ７を介し
てデータバス６に出力されている。

一方、ラッチ回路Ｌ〜１８からの各８ビツト分割データ
は、夫々ＯＲゲート４８，４２．・・・４８に入力され
ている。各ＯＲゲート４．〜４８は、各分割データの論
理和演算結果の信号Ｓ１＋Ｓ２＋　・・・＋Ｓ８を出力
する。この論理和信号Ｓ。

〜Ｓ８は、バッファ回路５を介して先行１位置検出部２
゜に入力されている。先行１位置検出部２ｏは、論理和
信号Ｓ、〜Ｓ８の先行１ビツトを検出し、先行１位置デ
ータをバス制御信号ＢＣ。

〜Ｂ　Ｃａとしてパスバッファ７に出力する。パスバッ
ファ７は、エンコータ３　ｓ〜３８の出力ヲハス制御信
号ＢＣ工〜Ｂ　Ｃｓに基づいてデータバス６に転送する
。

第２図は、第１図におけるバッファ回路５及び先行１位
置検出部２゜の詳細構成を示す回路図である。

バッファ回路５は、論理和信号Ｓｌを入力する２段のイ
ンバータ回路３１．．３２．から構成されている。

先行１位置検出部２゜は、第７図に示した従来の先行１
位置検出部２と同一の構成となっている。

従って、その詳細については割愛する。

なお、第１図には示していなかったが、先行１位置検出
部２゜の出力段には、ラッチ回路８が設けられている。

このラッチ回路８は、先行１位置検出部２゜の各ビット
の出力を制御信号Ｃ２に従って取り込むクロックドイン
バータ３３．と、その出力に設けられた１ビットラッチ
３４．とにより構成されている。

第３図は、第１図におけるラッチ回路１８、先行１位置
検出部２．及びエンコーダ３、の詳細と、パスバッファ
７の上位８ビツトに対応する部分の詳細とを示す回路図
である。なお、第３図の回路において、第７図に示した
従来の回路と同一部分には同一符号を付し、重複する部
分の説明は省略する。

この第３図の回路が第７図に示した従来の回路と異なる
点は、パスバッファ２Ｂ、、２Ｅ３゜。

２６３をアクティブにするための信号である。この実施
例では、バス出力制御信号ＢＯＣと先行１位置検出部２
゜からのバス制御信号ＢＣ，とを入力とするＡＮＤゲー
ト２８が設けられており、このＡＮＤゲート２８からの
論理積出力によってパスバッファ２ｅ、、２６゜、２６
３を駆動するようにしている。

また、この回路では、ラッチ回路１．のｌビットラッチ
１２１〜１２８が、第１図におけるＯＲゲート４Ｉに供
給されるものとなっている。

なお、その他の先行１位置検出部２□〜２８、エンコー
ダ３□〜３８及びバスバッファ７の下位５６ビツトに対
応する部分についても第３図と同一の構成となっている
。

次にこのように構成された本実施例に係る先行１検出回
路の動作について説明する。

第４図はこの先行１検出回路の動作を示すタイミング図
である。

先ず、クロック信号ＣＬＫの立ち上がりで制御信号Ｃ１
がアクティブになり、６４ビツトの２進データが、８ビ
ツトずつラッチ回路１１〜１８にラッチされる。続いて
、クロック信号ＣＬＫの立ち下がりで制御信号Ｃ２がア
クティブになり、これにより先行１検出が行われる。

いま、例えばう、チされた６４ビツトの２進データが、
ＭＳＢからみてＭＳＢ−３２ビツト目に初めて“１”が
立ったデータであるとすると、先行１位置検出部２．〜
２４までは、先行１ビツトが検出されず、先行１位置検
出部２５では、ＭＳＢの位置に先行１ビツトが検出され
る。また、先行１位置検出部２６〜２８では、入力され
る分割データにビット“１”が含まれている場合には、
先行１ビツトが検出される。

一方、このとき、ＯＲゲート４１〜４４からの論理和信
号Ｓ　Ｉ””’　Ｓ　４は全て“Ｏ”で、論理和信号Ｓ
５が“１”、論理和信号８６〜Ｓ８が“０”又は“１”
であるから、先行１位置検出部２゜では、ＭＳＢから５
ビツト目に先行１ビツトが検出される。このため、バス
出力制御信号ＢＣ，〜ＢＣ８のうち、制御信号ＢＣ５だ
けが“１″′、他は“Ｏ”となる。

この結果、パスバッファ７のうち、エンコーダ３１ｓの
出力を導入する３つのパスバッファ２６．。

２６□、２６３部分だけがアクティブになる。これによ
り、バス出力制御信号ＢＯＣがアクティブになった時点
で、エンコーダ３６の出力がデータバス２７に出力され
ることになる。

そして、この実施例の場合、先行１ビツトが６４ビツト
の２進データのうちの３３ビツト目に位置していても、
先行１位置検出部２．では、この先行１ビツトが最上位
ビットに位置しているので、キャリー伝搬は、１ビツト
分となる。また、先行１位置検出部２゜で検出される先
行１ビツトは、最上位ビットから数えて５ビツト目であ
るから、ここでのキャリーの伝搬は、５ビツト分である
。

以上のように、本実施例によれば、６４ビツトの２進デ
ータを８ビツトずつに分割し、各８ビツトの分割データ
を８つの先行１位置検出部２．〜２８で分割して検出す
ると共に、各分割データの論理和信号８１〜Ｓ８から、
上記先行１位置検出部２１〜２８のうちのどの出力が有
効であるかを検出するようにしているから、キャリーの
伝搬は最大でも８ビツトとなる。従って、従来に比べ、
その動作速度を大幅に向上させることができる。

第５図は、本発明の第２の実施例に係る６４ビット先行
１検出回路における先行１位置検出部２゜及びその周辺
を示す回路図、第６図は、同じく先行１位置検出部２．
及びその周辺を示す回路図である。

第５図に示す回路が第２図に示した回路と異なる点は、
先行１位置検出部２゜の出力側にラッチ回路８の代わり
に、インバータ３５．〜３５．ｌを介挿した点である。

また、第８図に示す回路が第３図に示した回路と異なる
点は、バス制御信号ＢＣ，でパスバッファ２６＋〜２６
３を制御する代わりに、１ビットラッチ４１．〜４１□
のラッチ動作を制御するようにした点である。従って、
この実施例では、第３図のパスバッファ７における１ビ
ツトラツチ２５１〜２５３を構成する逆並列接続された
インバータの一方を、ＮＯＲゲートに代えて１ビツトラ
ツチ４１□〜４１３を構成し、そのＮＯＲゲートの一方
の入力にバス制御信号ＢＣ，入力している。

この実施例においては、先行１位置検出部２゜での検出
結果により得られたバス制御信号ＢＣ１によって、先行
１位置検出部２１〜２８で夫々検出された先行１ビツト
を示す先行１位置データのうち、最も上位側に位置する
データのエンコード出カッみがパスバッファ７にラッチ
され、他のエンコード出力はラッチされないので、６４
ビツトの２進データのうちの先行１ビツトのみを検出す
ることができる。

そして、この場合にも、キャリーの伝搬は最大８ビツト
となり、高速動作が可能になる。

［発明の効果コ 以上説明したように、本発明によれば、２進データを分
割し、これらの分割データのうち、“１”を含む分割デ
ータで且つ最上位に位置する分割データを第１の先行１
位置検出部で検出すると共に、前記各分割データの先行
１位置を、複数の第２の先行１位置検出部で夫々独立し
て検出するようにしているので、キャリーの最大伝搬ビ
ット数を削減することができる。

このため、本発明によれば、先行１ビツトが下位に存在
する場合でも、キャリーの伝搬時間を十分に短かくする
ことができ、動作速度を大幅に向上させることができる
という効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る先行１検出回路の
ブロック図、第２図は同検出回路における第１の先行１
位置検出部及びその周辺回路を示す回路図、第３図は同
検出回路における第２の先行１位置検出部及びその周辺
回路を示す回路図、第４図は同回路の動作を示すタイミ
ング図、第５図は本発明の第２の実施例に係る先行１検
出回路における第１の先行１位置検出部及びその周辺回
路を示す回路図、第６図は同検出回路における第２の先
行１位置検出部及びその周辺回路を示す回路図、第７図
は従来の先行１検出回路の回路図である。 １．１ｏ〜ｉｇ、８；ラッチ回路、２，２ｏ〜２８；先
行１位置検出部、３，３１〜３８；エンコーダ、４．〜
４ａ；ＯＲゲート、６：バッファ回路、６．２７；デー
タバス、１１．〜１１８゜２４□〜２４８　；クロック
ドインバータ、１２□〜１２８，２５．〜２５３，３４
１〜３４ａ、４１１〜４１３；１ビツトラツチ、１４１
〜１４８；トランスファゲート、１５□〜１５．；ＮＯ
Ｒゲート、１６；キャリーライン、１７．〜１７８゜２
１□〜２１３；Ｐチャネルトランジスタ、１８゜２３１
〜２３１□；Ｎチャネルトランジスタ、２８；　ＡＮＤ
ゲート

Claims (1)

【特許請求の範囲】
1. （１）２進データを入力しその最上位ビット側からみて
   最初に１が立ったビットの位置を示す先行１位置データ
   を出力する先行１位置検出手段と、この先行１位置検出
   手段の出力をエンコードするエンコーダとを有し、前記
   先行１位置検出手段が、キャリーラインと、このキャリ
   ーラインに前記２進データに対応させて直列に介挿され
   前記２進データのビットの値が１である部分の前記キャ
   リーラインを選択的に分断する複数のキャリー分断手段
   と、前記キャリーラインをプリチャージする手段と、前
   記キャリーラインの一端に設けられ前記キャリーライン
   を駆動して前記２進データの最上位ビット側から前記各
   キャリー分断手段へキャリーを伝搬させるキャリーバッ
   ファと、前記キャリーライン分断後の前記キャリーバッ
   ファの駆動によって現われた前記キャリーライン上の論
   理値と前記入力２進データとの論理演算結果を出力する
   手段とを備えた先行１検出回路において、前記入力２進
   データを分割してなる複数の分割データを夫々入力しそ
   れらの論理和を出力する複数の論理和手段と、この論理
   和手段の出力の最上位ビット側からみて最初に１が立っ
   たビットの位置を示すデータを出力する第１の先行１位
   置検出部とを備え、前記先行１位置検出手段は、前記分
   割データを夫々入力する複数の第２の先行１位置検出部
   に分割されたものであり、前記各第２の先行１位置検出
   部の出力は、前記第１の先行１位置検出部の出力によっ
   て制御されるものであることを特徴とする先行１検出回
   路。