JPH0366693B2 - - Google Patents
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- JPH0366693B2 JPH0366693B2 JP58154000A JP15400083A JPH0366693B2 JP H0366693 B2 JPH0366693 B2 JP H0366693B2 JP 58154000 A JP58154000 A JP 58154000A JP 15400083 A JP15400083 A JP 15400083A JP H0366693 B2 JPH0366693 B2 JP H0366693B2
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- adder
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
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Description
本発明はデジタル加算器等における桁上げに関
し、特に比較的少ないゲート使用量で桁上げ伝搬
遅延を大きく低下させる高速桁上げ方式を採用し
た加算回路に関する。 ２つのＮビツトオペランドを加算してＮビツト
の結果を得ること（しばしば桁上げ伝搬加算と呼
ばれる）はデジタル・プロセツサの基本的な演算
である。この演算を実行するために従来より種々
の桁上げ方式が用いられている。 桁上げ伝搬加算を簡単に実行するにはいわゆる
リツプル・アダー（ripple adder）を用いればよ
い。リツプル・アダーはビツト当りのトランジス
タが比較的少なくてすむが、一般的に比較的低速
である。リツプル・アダーはこのように他の加算
器の能力測定の基準としてしばしば用いられる様
な、基本的ではあるが、それだけに低速の加算器
である。 第１図は代表的なリツプル・アダー・セルを示
す図である。第１図において、Ａ(i)及びＢ(i)は加
えられる２つのオペランドのそれぞれのビツトで
あり、Cin(i)は前段のリツプル・アダー・セルか
らの桁上げ入力であり、Cont(i)はこのリツプ
ル・アダー・セルからの桁上げ出力であり、また
Ｄ(i)はこのリツプル・アダー・セルの和である。
ある１つのリツプル・アダー・セルの桁上げ出力
は次段のリツプル・アダー・セルの桁上げ入力と
なる。表１にPASCAL風の言語で書かれた、Ｎ
ビツト・リツプル・アダーの論理動作を説明する
プログラムを示す。なお、表１のプログラムにお
いて「＋」は論理和、「・」は論理積、「XOR」
は排他的論理和を示す。 表 １ For ｉ＝0toN−１ DO BEGIN Ｋ(i)＝Ａ(i)＋Ｂ(i) Ｇ(i)＝Ａ(i)・Ｂ(i) Ｐ(i)＝Ａ(i) XOR Ｂ(i) Cout(i)＝Ｇ(i)＋〔Ｋ(i)・Cin(i)〕 ＝Cin（ｉ＋１） Ｄ(i)＝Ｐ(i) XOR Cin(i) End リツプル・アダーは桁上げ先見回路を付加する
ことにより高速化することができる。桁上げ先見
加算器を実現するために、リツプル・アダーは、
例えば４つのリツプル・アダー・セルから成るブ
ロツクで構成されている。４つの高速加算器の各
ブロツクは、第２図に示すように、ゲートが付加
されており、このゲートによりＫビツト（すなわ
ち、ORゲートＫ(i)の出力）が全て“１”の時、
前段のブロツクからの桁上げ出力がこのブロツク
を素通りして次段のブロツクに伝搬される。桁上
げ先見加算器は比較的高速であり、MOS回路で
安価に構成できる。 他の方法として、I.R.E.トランザクシヨンズ・
オン・エレクトロニツク・コンピユーターズ（I.
R.E.Transactions on Electronic Computers）
誌1960年６月号、第226頁に、スクランスキー
（Sklansky）氏により「条件付き和による加算論
理」として発表された条件付き和加算器がある。
条件付き和加算は非常に高速で動作するのだが、
上述の比較的低速の加算に較べて非常に多くのロ
ジツクを必要とする。その結果、条件付き和加算
はビツト当りの価格が非常に高いものとなつてし
まう。事実、この方法は広範囲には使用されてい
ない。 上記した様に、従来から桁上げ伝搬加算を実行
するために種々の桁上げ方式が使用されている。
しかし、これら公知の方式は新世代のコンピユー
タにとつてはしばしば遅すぎるものであつたり、
或は期待されるよりもはるかに複雑かつ高価なも
のであつた。 本発明は上述の従来方式の欠点を除去し、高速
かつ実現容易な条件付き加算を行なう加算回路を
提供することを目的とする。 本発明を適用した加算器は中間桁上げ信号を発
生するセルの直列接続構成となつている。従つて
これら各ビツト対の中間桁上げ信号は連続する段
を独立して次々と伝搬して行くことができる。従
つて本発明によれば、公知例と比較して全加算器
の遅延時間を減少させることができると共に、回
路の複雑さを比較的低くおさえることができる。
本発明はまた増分器（incrementor）やプライオ
リテイ・エンコーダにも応用できる。これらの応
用例についても以下で説明する。 本発明の加算回路はセルの種類が比較的少なく
てすむので、任意長の加算器、増分器又はプライ
オリテイ・エンコーダを構成する場合には以下に
図示する様に規則的に容易に結合することができ
る。従つて本発明によれば、絶対速度が速い回路
を実現することが出来ると共にバイポーラ又は
MOS技術のいずれによりLSIを製造した場合で
も、設計上の複雑化を抑えて安価に構成すること
ができる。 以下、図面によつて本発明を詳細に説明する。 以下では、条件付き桁上げ加算を実現する加算
器Ａ，Ｂを開示している。これら２つの加算器
Ａ，Ｂの構成は両方とも加算器以外にも増分器や
プライオリテイ・エンコーダにも適用できること
が後述する説明により理解できるだろう。表２に
於て、公知の方式と本発明を用いた条件付き桁上
げ加算器との比較を示した。表２に於て、加算器
の速度は全加算を実行するのに必要なゲート遅延
段数によつて示してある。表２に示したデータは
32ビツト加算器の場合である。 第３Ａ図及び第３Ｂ図は本発明の第１実施例で
ある条件付き桁上げ加算器Ａを示す図であり、表
３は条件付き桁上げ加算器Ａに関連する論理式で
ある。第３Ａ図には３種の異なるセルが示されて
いる。それらはスタート・セル、任意の数（０で
も良い）の継続セル、及びエンド・セルである。
第３Ｂ図は、９ビツト加算器の場合のセル構成例
を示す図である。この実施例に於て、各ブロツク
は２〜４個の１ビツト・セルを備えている。すな
わちブロツク０に２つのセル、ブロツク１に３つ
のセル、そしてブロツク２に４つのセルを備えて
いる。例えば、第２ブロツク（ｊ＝１）は３つの
セルを備えており、ビツト番号２はスタート・セ
ル、ビツト番号３は継続（continue）セル、そし
てビツト番号４はエンド・セルである。
し、特に比較的少ないゲート使用量で桁上げ伝搬
遅延を大きく低下させる高速桁上げ方式を採用し
た加算回路に関する。 ２つのＮビツトオペランドを加算してＮビツト
の結果を得ること（しばしば桁上げ伝搬加算と呼
ばれる）はデジタル・プロセツサの基本的な演算
である。この演算を実行するために従来より種々
の桁上げ方式が用いられている。 桁上げ伝搬加算を簡単に実行するにはいわゆる
リツプル・アダー（ripple adder）を用いればよ
い。リツプル・アダーはビツト当りのトランジス
タが比較的少なくてすむが、一般的に比較的低速
である。リツプル・アダーはこのように他の加算
器の能力測定の基準としてしばしば用いられる様
な、基本的ではあるが、それだけに低速の加算器
である。 第１図は代表的なリツプル・アダー・セルを示
す図である。第１図において、Ａ(i)及びＢ(i)は加
えられる２つのオペランドのそれぞれのビツトで
あり、Cin(i)は前段のリツプル・アダー・セルか
らの桁上げ入力であり、Cont(i)はこのリツプ
ル・アダー・セルからの桁上げ出力であり、また
Ｄ(i)はこのリツプル・アダー・セルの和である。
ある１つのリツプル・アダー・セルの桁上げ出力
は次段のリツプル・アダー・セルの桁上げ入力と
なる。表１にPASCAL風の言語で書かれた、Ｎ
ビツト・リツプル・アダーの論理動作を説明する
プログラムを示す。なお、表１のプログラムにお
いて「＋」は論理和、「・」は論理積、「XOR」
は排他的論理和を示す。 表 １ For ｉ＝0toN−１ DO BEGIN Ｋ(i)＝Ａ(i)＋Ｂ(i) Ｇ(i)＝Ａ(i)・Ｂ(i) Ｐ(i)＝Ａ(i) XOR Ｂ(i) Cout(i)＝Ｇ(i)＋〔Ｋ(i)・Cin(i)〕 ＝Cin（ｉ＋１） Ｄ(i)＝Ｐ(i) XOR Cin(i) End リツプル・アダーは桁上げ先見回路を付加する
ことにより高速化することができる。桁上げ先見
加算器を実現するために、リツプル・アダーは、
例えば４つのリツプル・アダー・セルから成るブ
ロツクで構成されている。４つの高速加算器の各
ブロツクは、第２図に示すように、ゲートが付加
されており、このゲートによりＫビツト（すなわ
ち、ORゲートＫ(i)の出力）が全て“１”の時、
前段のブロツクからの桁上げ出力がこのブロツク
を素通りして次段のブロツクに伝搬される。桁上
げ先見加算器は比較的高速であり、MOS回路で
安価に構成できる。 他の方法として、I.R.E.トランザクシヨンズ・
オン・エレクトロニツク・コンピユーターズ（I.
R.E.Transactions on Electronic Computers）
誌1960年６月号、第226頁に、スクランスキー
（Sklansky）氏により「条件付き和による加算論
理」として発表された条件付き和加算器がある。
条件付き和加算は非常に高速で動作するのだが、
上述の比較的低速の加算に較べて非常に多くのロ
ジツクを必要とする。その結果、条件付き和加算
はビツト当りの価格が非常に高いものとなつてし
まう。事実、この方法は広範囲には使用されてい
ない。 上記した様に、従来から桁上げ伝搬加算を実行
するために種々の桁上げ方式が使用されている。
しかし、これら公知の方式は新世代のコンピユー
タにとつてはしばしば遅すぎるものであつたり、
或は期待されるよりもはるかに複雑かつ高価なも
のであつた。 本発明は上述の従来方式の欠点を除去し、高速
かつ実現容易な条件付き加算を行なう加算回路を
提供することを目的とする。 本発明を適用した加算器は中間桁上げ信号を発
生するセルの直列接続構成となつている。従つて
これら各ビツト対の中間桁上げ信号は連続する段
を独立して次々と伝搬して行くことができる。従
つて本発明によれば、公知例と比較して全加算器
の遅延時間を減少させることができると共に、回
路の複雑さを比較的低くおさえることができる。
本発明はまた増分器（incrementor）やプライオ
リテイ・エンコーダにも応用できる。これらの応
用例についても以下で説明する。 本発明の加算回路はセルの種類が比較的少なく
てすむので、任意長の加算器、増分器又はプライ
オリテイ・エンコーダを構成する場合には以下に
図示する様に規則的に容易に結合することができ
る。従つて本発明によれば、絶対速度が速い回路
を実現することが出来ると共にバイポーラ又は
MOS技術のいずれによりLSIを製造した場合で
も、設計上の複雑化を抑えて安価に構成すること
ができる。 以下、図面によつて本発明を詳細に説明する。 以下では、条件付き桁上げ加算を実現する加算
器Ａ，Ｂを開示している。これら２つの加算器
Ａ，Ｂの構成は両方とも加算器以外にも増分器や
プライオリテイ・エンコーダにも適用できること
が後述する説明により理解できるだろう。表２に
於て、公知の方式と本発明を用いた条件付き桁上
げ加算器との比較を示した。表２に於て、加算器
の速度は全加算を実行するのに必要なゲート遅延
段数によつて示してある。表２に示したデータは
32ビツト加算器の場合である。 第３Ａ図及び第３Ｂ図は本発明の第１実施例で
ある条件付き桁上げ加算器Ａを示す図であり、表
３は条件付き桁上げ加算器Ａに関連する論理式で
ある。第３Ａ図には３種の異なるセルが示されて
いる。それらはスタート・セル、任意の数（０で
も良い）の継続セル、及びエンド・セルである。
第３Ｂ図は、９ビツト加算器の場合のセル構成例
を示す図である。この実施例に於て、各ブロツク
は２〜４個の１ビツト・セルを備えている。すな
わちブロツク０に２つのセル、ブロツク１に３つ
のセル、そしてブロツク２に４つのセルを備えて
いる。例えば、第２ブロツク（ｊ＝１）は３つの
セルを備えており、ビツト番号２はスタート・セ
ル、ビツト番号３は継続（continue）セル、そし
てビツト番号４はエンド・セルである。
【表】
表 ３
全加算器に対して：
Cinブロツク（０）＝Cin加算器
各ブロツクｊに対して：
Cin0（０）＝０
Cin1（０）＝１
Cout ブロツク(j)＝Cout0（imax）＋
〔Cout １（imax）・Cinブロツク(j)〕
＝Cinブロツク（ｊ＋１）
ブロツクｊの各ビツトｉに対して：
Ｋ(i)＝Ａ(i)＋Ｂ(i)
Ｇ(i)＝Ａ(i)・Ｂ(i)
Ｐ(i)＝Ａ(i) XOR Ｂ(i)
Cout0(i)＝Ｇ(i)＋〔Ｋ(i)・Cin0(i)〕
＝Cin0（ｉ＋１）
Cout1(i)＝Ｇ(i)＋〔Ｋ(i)・Cin1(i)〕
＝Cin1（ｉ＋１）
Cin(i)＝Cin0(i)＋〔Cin1(i)・Cinブロツク(j)〕
Ｄ(i)＝Ｐ(i)XOR Cin(i)
基本的に、各ブロツクに於て（例えばｊ＝０〜
２に於て）２つのリツプル桁上げ出力Cout0(i)及
びCout1(i)が発生される。各ブロツクのスター
ト・セルに於て桁上げ入力Cin0及びCin1はそれ
ぞれ“０”及び“１”と定義されていることに注
意されたい。この２つの桁上げ出力Coutは現在
のブロツクに入力された桁上げ入力Cinブロツク
(j)と結合することにより現在のブロツクの桁上げ
出力Coutブロツク(j)を発生する。ｊ＝０〜２の
全てのブロツクでそれらの２つの桁上げの連鎖
（Cout0−Cin0及びCout1−Cin1）が同時に次々と
伝搬される。ブロツク０は最初にその桁上げ出力
を発生し、そしてブロツク１に伝搬する。その
後、桁上げが各ブロツクを「飛び越す」ためには
ゲート１段分の遅延しか必要ない。よつて、条件
付き桁上げ加算器Ａにおいては、桁上げ伝搬遅延
時間を最小にした場合、ブロツクの大きさ、すな
わちビツト長は、ブロツク番号ｊの増加につれて
等差数列的（すなわち2.3.4.……等）に増加する
から、全遅延時間はオペランドのビツト長の平方
根にほぼ比例して増加する。 従つて条件付き桁上げ加算器Ａは桁上げ先見加
算器と比較して、表２からわかる様にビツト当り
の素子を17％増加するのみで25％の性能の向上を
得ることができる。同様に、条件付き桁上げ加算
器Ａは１ビツト・セルによつて構成されており、
他の高速化技術の様な複数ビツトにまたがつてい
るセルを使用してはいない。このことにより、実
現が容易でかつチツプ面積の使用効率が良好であ
る規則なレイアウトを持つ集積回路を作ることが
できる。 本発明の高速桁上げ方式を用いた第２の実施例
である、条件付き桁上げ加算器Ｂを第４図に示
し、またその動作を示すPASCAL風の言語で書
かれたプログラムを表４に示す。表４のプログラ
ムはオペランド長がＮビツトの場合について示し
ており、またここで“２＊＊ｊ”は2jを表わす。 この実施例の構成は条件付き桁上げ加算器Ａ
（第３Ａ図及び第３Ｂ図）と類似しており、また
同様にして入力はCin0＝１及びCin1＝１と見な
され、桁上げ出力がそれに従つて演算される。 表 ４ For ｉ＝0to（Ｎ−１） DO BEGIN Cout0（０，ｉ）＝Ａ(i)・Ｂ(i)＝Ｇ(i) Cout1（０，ｉ）＝Ａ(i)＋Ｂ(i)＝Ｋ(i) Ｐ(i)＝Ａ(i) XOR Ｂ(i) End For ｊ＝1toLOG2（Ｎ） DO BEGIN Ｗ＝2**ｊ For Ｋ＝0to（Ｎ／Ｗ−１） DO BEGIN L0＝K*Ｗ L1＝（K*Ｗ＋Ｗ／２） L2＝（K*Ｗ＋Ｗ） For ｉ＝（L0）to（L1−１）DO BEGIN Cout0（ｊ，ｉ）＝Cont0（ｊ−１，ｉ） Cout1（ｊ，ｉ）＝Cont1（ｊ−１，ｉ） End For ｉ＝（L0）to（L2−１）DO BEGIN Cout0（ｊ，ｉ）＝Cout0（ｊ−１，ｉ）＋〔Cout1
（ｊ−１，ｉ）・Cout0（ｊ−１，L1−１）〕 Cout1（ｊ，ｉ）＝Cout0（ｊ−１，ｉ）＋〔Cout1
（ｊ−１，ｉ）・Cout1（ｊ−２，L1−１）〕 End End Cin（０）＝Cin加算器 Ｋ＝LOG2（Ｎ） For ｉ＝0to（Ｎ−１） DO BEGIN Ｄ(i)＝Ｐ(i)XOR Cin(i) Cin（ｉ＋１）＝Cout0（Ｋ，ｉ）＋〔Cout1（Ｋ，
ｉ）・Cin加算器〕 End Cout加算器＝Cin（Ｎ） 第４図に於て、各ステージは各ビツトから発生
される桁上げ出力Cout ０（ｊ，ｉ）及びCout1
（ｊ，ｉ）を、そのビツトへの桁上げ入力がそれ
ぞれ“０”及び“１”であると仮定して発生す
る。但し、“ｊ”はステージ番号であり“ｉ”は
ビツト番号であるとする。この目的は、ビツトの
ブロツク全体に対して下位から与えられる桁上げ
入力がそれぞれ“０”及び“１”であるとして各
ビツトに対する桁上げ入力を発生するためであ
る。連続する各ステージはこの機能を実行すると
ともに、またこのブロツク用の桁上げ出力Cout1
及びCout0を発生する。 第４図のステージ４に示される様に、各ビツト
に対しての最終的な桁上げ入力（表４のCout0
（ｋ，ｉ）及びCout1（ｋ，ｉ））が発生された段
階で、加算器に対しての桁上げ入力Cinが各ビツ
トに対する正しい桁上げ入力（表４のCin（ｉ＋
１））を選択する。そしてこの選択された桁上げ
入力は適切なＰビツトＰ(0)〜Ｐ(7)と排他的論理
和がとられ最終的な和Ｄ(0)〜Ｄ(7)が発生される
ことを示している。 第４図から理解できるように、条件付き桁上げ
加算器Ｂと条件付き桁上げ加算器Ａとの主要な違
いは次の様である。条件付き桁上げ加算器Ｂに於
ては、ブロツクの大きさは２つの累乗で増加す
る、すなわち等比数列的に増加するものである
が、条件付き桁上げ加算器Ａのブロツクの大きさ
は上記した様に等差数列的に増加する。従つて条
件付き桁上げ加算器Ｂの全遅延時間は加算される
ビツト数の２を底とした対数に比例する。 条件付き桁上げ加算器Ａ，Ｂの桁上げは増分器
やプライオリテイ・エンコーダのいずれを構成す
る場合でも適用することができる。増分器はＮビ
ツトで表わされる数に１を加える回路であり、ブ
ライオリテイ・エンコーダはＮビツト入力中の最
優先（最上位）ビツトをコード化した出力を発生
する（例えば８ビツト−３ビツト・エンコーダ又
は10ビツト−４ビツト・エンコーダ）ものであ
る。 第５図に条件付き桁上げ加算器Ｂにおける桁上
げを用いた増分器を示した増分器においては加算
における第２の入力Ｂ(0)〜Ｂ(7)を使用しないの
で、これらをゼロにセツトすることができる。こ
のとき第４図のステージ０で発生されるＫ，Ｇ，
Ｐは以下の様になる。 Ｋ＝Ａ・Ｂ＝０ Ｇ＝Ａ＋Ｂ＝Ａ Ｐ＝AXORＢ＝Ａ 同様に、増分器を常にイネーブル状態にしてお
く場合には、Cin信号を“１”にセツトすること
ができる。この様にして、第４図に示した条件付
き桁上げ加算器Ｂから増分器としては論理的に冗
長なゲーウを全て除去することにより、第５図に
示した増分器を構成することができる。これと同
様の冗長ゲートの除去方法を用いて、第３Ａ図の
条件付き桁上げ加算器Ａを基に構成したものが第
６図に示した増分器である。第３Ａ図及び第３Ｂ
図に示した加算器と同様に、第６図の継続セルは
各ブロツクに於て必要なだけ何回でも使用するこ
とができる。 第７図は条件付き桁上げ加算器Ｂの高速桁上げ
方式を用いた８ビツト−３ビツト・プライオリテ
イ・エンコーダを示す図である。上記した増分器
と同様に、Ｂ(0)〜Ｂ(7)入力は“０”にセツトさ
れており、桁上げ信号は“１”にセツトされてい
る。この実施例に於ては、桁上げ入力は「イネー
ブル」として示されており、本プライオリテイエ
ンコーダをイネーブル状態にしておく都合上反転
されている。（つまりイネーブル端子は実際には
アースされて“０”が与えられているのである）。
各出力セルは３状態バツフア３０を備えており、
対応するゲート４０によりイネーブルとされる。
最初の４行の論理素子により、８ビツト入力Ａ(7)
〜Ａ(10)のうち、“１”となつている最上位ビツト
に対応するバツフア３０のみがイネーブルされる
ことが保証されている。各出力セルの各３状態バ
ツフア３０への入力は各演算子入力のビツト番号
に対応する適切に２進重み付けされた信号と結線
されている。この様に、各３状態バツフア３０は
並列接続された３個のバツフアで構成されてお
り、３ビツト出力の３本のエンコード出力線を形
成している。各３状態バツフア３０のイネーブル
時の出力の設定は、Ａ(0)桁は０，０，０に、Ａ
(1)桁は０，０，１に、等々、Ａ(7)桁の１，１，１
に至る迄セツトされている。そして各３状態バツ
フアへの３ビツト入力のうち最下位の入力に対応
する８個のバツフア（各桁から１つずつ）の出力
は共通接続されエンコード(0)出力を形成し、中
間重ね付けされた（すなわち重み２）入力に対応
する８個のバツフア（各桁から１つずつ）は共通
接続されエンコード(1)出力を形成し、そして最上
位入力に対応する８個のバツフア（各桁から１つ
ずつ）は共通接続されエンコード(2)出力を形成し
ている。そしてこれら３本のエンコード・ライン
は８ビツト−３ビツト・エンコーダ機能を実行す
るための適切に重み付けされた出力を供給し、適
切にイネーブルされた３状態バツフア３０は入力
語中にある“１”のうち最上位にあるもののビツ
ト位置に対応する所望の優先順位を示す数を供給
する。上記した増分器と同様にして、各ビツに対
して適切な数の３状態バツフアを追加することに
加えて、冗長ゲート除去の技法により、第３Ａ図
に示した条件付き桁上げ加算器Ａを基に第８図に
示したプライオリテイ・エンコーダを構成するこ
とができる。この場合にも、第８図に示した継続
セルは各ブロツクに於て必要に応じて何回も使用
できる。
２に於て）２つのリツプル桁上げ出力Cout0(i)及
びCout1(i)が発生される。各ブロツクのスター
ト・セルに於て桁上げ入力Cin0及びCin1はそれ
ぞれ“０”及び“１”と定義されていることに注
意されたい。この２つの桁上げ出力Coutは現在
のブロツクに入力された桁上げ入力Cinブロツク
(j)と結合することにより現在のブロツクの桁上げ
出力Coutブロツク(j)を発生する。ｊ＝０〜２の
全てのブロツクでそれらの２つの桁上げの連鎖
（Cout0−Cin0及びCout1−Cin1）が同時に次々と
伝搬される。ブロツク０は最初にその桁上げ出力
を発生し、そしてブロツク１に伝搬する。その
後、桁上げが各ブロツクを「飛び越す」ためには
ゲート１段分の遅延しか必要ない。よつて、条件
付き桁上げ加算器Ａにおいては、桁上げ伝搬遅延
時間を最小にした場合、ブロツクの大きさ、すな
わちビツト長は、ブロツク番号ｊの増加につれて
等差数列的（すなわち2.3.4.……等）に増加する
から、全遅延時間はオペランドのビツト長の平方
根にほぼ比例して増加する。 従つて条件付き桁上げ加算器Ａは桁上げ先見加
算器と比較して、表２からわかる様にビツト当り
の素子を17％増加するのみで25％の性能の向上を
得ることができる。同様に、条件付き桁上げ加算
器Ａは１ビツト・セルによつて構成されており、
他の高速化技術の様な複数ビツトにまたがつてい
るセルを使用してはいない。このことにより、実
現が容易でかつチツプ面積の使用効率が良好であ
る規則なレイアウトを持つ集積回路を作ることが
できる。 本発明の高速桁上げ方式を用いた第２の実施例
である、条件付き桁上げ加算器Ｂを第４図に示
し、またその動作を示すPASCAL風の言語で書
かれたプログラムを表４に示す。表４のプログラ
ムはオペランド長がＮビツトの場合について示し
ており、またここで“２＊＊ｊ”は2jを表わす。 この実施例の構成は条件付き桁上げ加算器Ａ
（第３Ａ図及び第３Ｂ図）と類似しており、また
同様にして入力はCin0＝１及びCin1＝１と見な
され、桁上げ出力がそれに従つて演算される。 表 ４ For ｉ＝0to（Ｎ−１） DO BEGIN Cout0（０，ｉ）＝Ａ(i)・Ｂ(i)＝Ｇ(i) Cout1（０，ｉ）＝Ａ(i)＋Ｂ(i)＝Ｋ(i) Ｐ(i)＝Ａ(i) XOR Ｂ(i) End For ｊ＝1toLOG2（Ｎ） DO BEGIN Ｗ＝2**ｊ For Ｋ＝0to（Ｎ／Ｗ−１） DO BEGIN L0＝K*Ｗ L1＝（K*Ｗ＋Ｗ／２） L2＝（K*Ｗ＋Ｗ） For ｉ＝（L0）to（L1−１）DO BEGIN Cout0（ｊ，ｉ）＝Cont0（ｊ−１，ｉ） Cout1（ｊ，ｉ）＝Cont1（ｊ−１，ｉ） End For ｉ＝（L0）to（L2−１）DO BEGIN Cout0（ｊ，ｉ）＝Cout0（ｊ−１，ｉ）＋〔Cout1
（ｊ−１，ｉ）・Cout0（ｊ−１，L1−１）〕 Cout1（ｊ，ｉ）＝Cout0（ｊ−１，ｉ）＋〔Cout1
（ｊ−１，ｉ）・Cout1（ｊ−２，L1−１）〕 End End Cin（０）＝Cin加算器 Ｋ＝LOG2（Ｎ） For ｉ＝0to（Ｎ−１） DO BEGIN Ｄ(i)＝Ｐ(i)XOR Cin(i) Cin（ｉ＋１）＝Cout0（Ｋ，ｉ）＋〔Cout1（Ｋ，
ｉ）・Cin加算器〕 End Cout加算器＝Cin（Ｎ） 第４図に於て、各ステージは各ビツトから発生
される桁上げ出力Cout ０（ｊ，ｉ）及びCout1
（ｊ，ｉ）を、そのビツトへの桁上げ入力がそれ
ぞれ“０”及び“１”であると仮定して発生す
る。但し、“ｊ”はステージ番号であり“ｉ”は
ビツト番号であるとする。この目的は、ビツトの
ブロツク全体に対して下位から与えられる桁上げ
入力がそれぞれ“０”及び“１”であるとして各
ビツトに対する桁上げ入力を発生するためであ
る。連続する各ステージはこの機能を実行すると
ともに、またこのブロツク用の桁上げ出力Cout1
及びCout0を発生する。 第４図のステージ４に示される様に、各ビツト
に対しての最終的な桁上げ入力（表４のCout0
（ｋ，ｉ）及びCout1（ｋ，ｉ））が発生された段
階で、加算器に対しての桁上げ入力Cinが各ビツ
トに対する正しい桁上げ入力（表４のCin（ｉ＋
１））を選択する。そしてこの選択された桁上げ
入力は適切なＰビツトＰ(0)〜Ｐ(7)と排他的論理
和がとられ最終的な和Ｄ(0)〜Ｄ(7)が発生される
ことを示している。 第４図から理解できるように、条件付き桁上げ
加算器Ｂと条件付き桁上げ加算器Ａとの主要な違
いは次の様である。条件付き桁上げ加算器Ｂに於
ては、ブロツクの大きさは２つの累乗で増加す
る、すなわち等比数列的に増加するものである
が、条件付き桁上げ加算器Ａのブロツクの大きさ
は上記した様に等差数列的に増加する。従つて条
件付き桁上げ加算器Ｂの全遅延時間は加算される
ビツト数の２を底とした対数に比例する。 条件付き桁上げ加算器Ａ，Ｂの桁上げは増分器
やプライオリテイ・エンコーダのいずれを構成す
る場合でも適用することができる。増分器はＮビ
ツトで表わされる数に１を加える回路であり、ブ
ライオリテイ・エンコーダはＮビツト入力中の最
優先（最上位）ビツトをコード化した出力を発生
する（例えば８ビツト−３ビツト・エンコーダ又
は10ビツト−４ビツト・エンコーダ）ものであ
る。 第５図に条件付き桁上げ加算器Ｂにおける桁上
げを用いた増分器を示した増分器においては加算
における第２の入力Ｂ(0)〜Ｂ(7)を使用しないの
で、これらをゼロにセツトすることができる。こ
のとき第４図のステージ０で発生されるＫ，Ｇ，
Ｐは以下の様になる。 Ｋ＝Ａ・Ｂ＝０ Ｇ＝Ａ＋Ｂ＝Ａ Ｐ＝AXORＢ＝Ａ 同様に、増分器を常にイネーブル状態にしてお
く場合には、Cin信号を“１”にセツトすること
ができる。この様にして、第４図に示した条件付
き桁上げ加算器Ｂから増分器としては論理的に冗
長なゲーウを全て除去することにより、第５図に
示した増分器を構成することができる。これと同
様の冗長ゲートの除去方法を用いて、第３Ａ図の
条件付き桁上げ加算器Ａを基に構成したものが第
６図に示した増分器である。第３Ａ図及び第３Ｂ
図に示した加算器と同様に、第６図の継続セルは
各ブロツクに於て必要なだけ何回でも使用するこ
とができる。 第７図は条件付き桁上げ加算器Ｂの高速桁上げ
方式を用いた８ビツト−３ビツト・プライオリテ
イ・エンコーダを示す図である。上記した増分器
と同様に、Ｂ(0)〜Ｂ(7)入力は“０”にセツトさ
れており、桁上げ信号は“１”にセツトされてい
る。この実施例に於ては、桁上げ入力は「イネー
ブル」として示されており、本プライオリテイエ
ンコーダをイネーブル状態にしておく都合上反転
されている。（つまりイネーブル端子は実際には
アースされて“０”が与えられているのである）。
各出力セルは３状態バツフア３０を備えており、
対応するゲート４０によりイネーブルとされる。
最初の４行の論理素子により、８ビツト入力Ａ(7)
〜Ａ(10)のうち、“１”となつている最上位ビツト
に対応するバツフア３０のみがイネーブルされる
ことが保証されている。各出力セルの各３状態バ
ツフア３０への入力は各演算子入力のビツト番号
に対応する適切に２進重み付けされた信号と結線
されている。この様に、各３状態バツフア３０は
並列接続された３個のバツフアで構成されてお
り、３ビツト出力の３本のエンコード出力線を形
成している。各３状態バツフア３０のイネーブル
時の出力の設定は、Ａ(0)桁は０，０，０に、Ａ
(1)桁は０，０，１に、等々、Ａ(7)桁の１，１，１
に至る迄セツトされている。そして各３状態バツ
フアへの３ビツト入力のうち最下位の入力に対応
する８個のバツフア（各桁から１つずつ）の出力
は共通接続されエンコード(0)出力を形成し、中
間重ね付けされた（すなわち重み２）入力に対応
する８個のバツフア（各桁から１つずつ）は共通
接続されエンコード(1)出力を形成し、そして最上
位入力に対応する８個のバツフア（各桁から１つ
ずつ）は共通接続されエンコード(2)出力を形成し
ている。そしてこれら３本のエンコード・ライン
は８ビツト−３ビツト・エンコーダ機能を実行す
るための適切に重み付けされた出力を供給し、適
切にイネーブルされた３状態バツフア３０は入力
語中にある“１”のうち最上位にあるもののビツ
ト位置に対応する所望の優先順位を示す数を供給
する。上記した増分器と同様にして、各ビツに対
して適切な数の３状態バツフアを追加することに
加えて、冗長ゲート除去の技法により、第３Ａ図
に示した条件付き桁上げ加算器Ａを基に第８図に
示したプライオリテイ・エンコーダを構成するこ
とができる。この場合にも、第８図に示した継続
セルは各ブロツクに於て必要に応じて何回も使用
できる。
第１図は従来技術にかかるリツプル・アダーの
１ビツト分を示す回路図、第２図は従来技術にか
かる桁上げ先見加算器を示す回路図、第３Ａ図は
本発明の加算回路の実施例を示す回路図、第３Ｂ
図は第３Ａ図の加算器のビツト長を拡張した場合
の構成を例示するブロツク図、第４図は本発明と
類似した構成を持つ加算回路を示す回路図、第５
図及び第６図は夫々第４図及び第３Ａ図に示す加
算回路を応用した増分器を示す回路図、第７図及
び第８図は夫々第４図及び第３Ａ図に示す加算回
路を応用したプライオリテイ・エンコーダを示す
回路図である。 Ａ，Ｂ：オペランド、Ｄ：和、Cin：桁上げ入
力、Cout：桁上げ出力。
１ビツト分を示す回路図、第２図は従来技術にか
かる桁上げ先見加算器を示す回路図、第３Ａ図は
本発明の加算回路の実施例を示す回路図、第３Ｂ
図は第３Ａ図の加算器のビツト長を拡張した場合
の構成を例示するブロツク図、第４図は本発明と
類似した構成を持つ加算回路を示す回路図、第５
図及び第６図は夫々第４図及び第３Ａ図に示す加
算回路を応用した増分器を示す回路図、第７図及
び第８図は夫々第４図及び第３Ａ図に示す加算回
路を応用したプライオリテイ・エンコーダを示す
回路図である。 Ａ，Ｂ：オペランド、Ｄ：和、Cin：桁上げ入
力、Cout：桁上げ出力。
Claims (1)
- 【特許請求の範囲】 １ 複数のブロツクを設け、それぞれＮ桁の２つ
のオペランドを加算する加算回路において、 前記ブロツクは、下記の(A)および(B)： (A) 当該ブロツクを開始／継続する複数のスター
ト／継続セル手段：前記スタート／継続セル手
段の各々は下記の（Ａ−１）ないし（Ａ−４）
を有する； (A‐1) 前記２つのオペランドからの桁の第１の対
を受け入れて複数の第１の論理出力信号を与
える第１の入力手段、 (A‐2) 前記第１入力手段からの前記第１の論理出
力信号の少なくとも一部分と桁上げ入力信号
の第１の対を組み合わせて、桁上げ出力信号
の第１の対を与える第１桁上げ手段： (A‐3) 第１のブロツク桁上げ信号を当該スター
ト／継続セル手段を貫くように結合する第１
ブロツク桁上げ信号； (A‐4) 前記第１入力手段からの少なくとも１つの
論理出力信号と、前記第１のブロツク桁上げ
信号と、桁上げ入力信号の第１の対を組み合
わせて、第１の合計出力桁を与える第１合計
出力手段； (B) 前記ブロツクの各々を終了させるエンド・セ
ル手段：前記エンド・セル手段は下記の（Ｂ−
１）ないし（Ｂ−４）を有する： (B‐1) 前記２つのオペランドからの桁の第２の対
を受け入れて複数の第２の論理出力信号を与
える第２入力手段； (B‐2) 前記第２入力手段からの前記第２の論理出
力信号の少なくとも一部分と、当該エンド・
セル手段に先行するセル手段からの桁上げ入
力信号の第２の対を組み合わせて、桁上げ出
力信号の第２の対を与える第２桁上げ手段； (B‐3) 桁上げ出力信号の前記第２の対を第２のブ
ロツク桁上げ信号と組み合わせて、最終的な
ブロツク桁上げ信号を与える第２ブロツク桁
上げ手段； (B‐4) 前記第２入力手段からの論理出力信号の少
なくとも一つと、前記第２のブロツク桁上げ
信号と、桁上げ入力信号の第２の対とを組み
合わせて、第２の出力合計桁を与える第２合
計出力手段； を設け、 前記複数のブロツクは、前記最終ブロツク桁上
げ信号のみによつて直列に結合され、 前記ブロツクの各々は可変個数の直列接続され
た前記スタート／継続セル手段を有し、 前記直列接続された可変個数のスタート／継続
セル手段は前記桁上げ出力信号の第１の対と前記
第１のブロツク桁上げ出力信号との対によつて互
いに直列に接続され、 前記ブロツクの各々の最後の前記スタート／継
続セル手段は、前記桁上げ出力信号の第１の対と
前記第１のブロツク桁上げ信号との対によつて前
記エンド・セル手段に直列に結合され、 前記直列に接続されている複数のブロツク中の
前記可変個数のスタート／継続セル手段の個数は
等差数列的に増加する ことを特徴とする加算回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41080782A | 1982-08-23 | 1982-08-23 | |
| US410807 | 1982-08-23 |
Related Child Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341188A Division JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341184A Division JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
| JP2341186A Division JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
| JP2341185A Division JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341187A Division JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957343A JPS5957343A (ja) | 1984-04-02 |
| JPH0366693B2 true JPH0366693B2 (ja) | 1991-10-18 |
Family
ID=23626312
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
| JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
Family Applications After (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
| JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (6) | JPS5957343A (ja) |
| DE (1) | DE3326388A1 (ja) |
| GB (3) | GB2127187B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055438A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | ２入力加算器 |
| JPS6275840A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 桁上げ選択加算器 |
| DE58909280D1 (de) * | 1988-07-29 | 1995-07-13 | Siemens Ag | Carry-select-Addierer. |
| US4956802A (en) * | 1988-12-14 | 1990-09-11 | Sun Microsystems, Inc. | Method and apparatus for a parallel carry generation adder |
| US5136539A (en) * | 1988-12-16 | 1992-08-04 | Intel Corporation | Adder with intermediate carry circuit |
| JPH0651950A (ja) * | 1992-07-30 | 1994-02-25 | Mitsubishi Electric Corp | 加算回路 |
| US6527748B1 (en) | 1998-08-17 | 2003-03-04 | Yutaka Suzuki | Method of gastrostomy, and an infection preventive cover, kit or catheter kit, and a gastrostomy catheter kit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3078337A (en) * | 1958-12-17 | 1963-02-19 | Skiatron Elect & Tele | Metering systems |
| US3138703A (en) * | 1959-12-29 | 1964-06-23 | Ibm | Full adder |
| DE1231311B (de) * | 1964-11-17 | 1966-12-29 | Siemens Ag | Schaltungsanordnung zum Umwerten von Informationen, insbesondere fuer Zeitmultiplex-Fernsprechvermittlungssysteme |
| US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
| GB1143886A (ja) * | 1966-10-13 | |||
| GB1391175A (en) * | 1971-08-04 | 1975-04-16 | Cambridge Consultants Lttd | Electrical circuit means for use in acoustic emission detecting and or recording apparatus |
| GB1479939A (en) * | 1973-09-25 | 1977-07-13 | Siemens Ag | Programme-controlled data switching systems |
| JPS537349B2 (ja) * | 1974-03-27 | 1978-03-16 | ||
| JPS5446224U (ja) * | 1977-09-07 | 1979-03-30 | ||
| EP0052157A1 (de) * | 1980-11-15 | 1982-05-26 | Deutsche ITT Industries GmbH | Binärer MOS-Carry-Look-Ahead-Paralleladdierer |
-
1983
- 1983-03-07 GB GB08306208A patent/GB2127187B/en not_active Expired
- 1983-03-07 GB GB08330888A patent/GB2130771B/en not_active Expired
- 1983-07-22 DE DE19833326388 patent/DE3326388A1/de active Granted
- 1983-08-23 JP JP15400083A patent/JPS5957343A/ja active Granted
- 1983-11-18 GB GB08330889A patent/GB2130774B/en not_active Expired
-
1990
- 1990-11-30 JP JP2341188A patent/JPH03229321A/ja active Granted
- 1990-11-30 JP JP2341187A patent/JPH03229320A/ja active Granted
- 1990-11-30 JP JP2341184A patent/JPH03228120A/ja active Granted
- 1990-11-30 JP JP2341185A patent/JPH03228121A/ja active Granted
- 1990-11-30 JP JP2341186A patent/JPH03228122A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB8330889D0 (en) | 1983-12-29 |
| JPH03229321A (ja) | 1991-10-11 |
| GB2130774A (en) | 1984-06-06 |
| JPH0467211B2 (ja) | 1992-10-27 |
| JPH03228122A (ja) | 1991-10-09 |
| GB2130771A (en) | 1984-06-06 |
| JPH03228120A (ja) | 1991-10-09 |
| GB2130771B (en) | 1986-02-12 |
| JPH0450615B2 (ja) | 1992-08-14 |
| JPH0467213B2 (ja) | 1992-10-27 |
| GB8306208D0 (en) | 1983-04-13 |
| JPH03228121A (ja) | 1991-10-09 |
| GB2127187A (en) | 1984-04-04 |
| JPH03229320A (ja) | 1991-10-11 |
| GB2130774B (en) | 1986-02-12 |
| GB2127187B (en) | 1986-03-05 |
| JPS5957343A (ja) | 1984-04-02 |
| GB8330888D0 (en) | 1983-12-29 |
| DE3326388A1 (de) | 1984-02-23 |
| DE3326388C2 (ja) | 1993-04-01 |
| JPH0467212B2 (ja) | 1992-10-27 |
| JPH0450614B2 (ja) | 1992-08-14 |
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