JPH045847A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH045847A
JPH045847A JP2107153A JP10715390A JPH045847A JP H045847 A JPH045847 A JP H045847A JP 2107153 A JP2107153 A JP 2107153A JP 10715390 A JP10715390 A JP 10715390A JP H045847 A JPH045847 A JP H045847A
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oxide film
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誠一 森
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は半導体記憶装置およびその製造方法に係わり
、特にリダンダンシ回路（欠陥救済回路）を内蔵した半
導体記憶装置およびその製造方法に関する。
（従来の技術） 現在、半導体記憶装置の大規模容量化に伴い、不良メモ
リ・セルの救済を行なうリダンダンシ技術は必須のもの
となっている。
半導体記憶装置に内蔵されるリダンダンシ回路では、不
良なメモリ・セルを予備のメモリ・セルに置き換えるた
めのリダンダンシ情報を記憶するプログラム素子が必要
になる。通常使用されるのがポリシリコンのフユーズで
、これをレーザで溶断することにより情報を記憶する。
又、半導体記憶装置のうち、不揮発性であるＥＰＲＯＭ
では、プログラム素子にＥＰＲＯＭセルを用い、これの
上方をアルミニウム膜で覆い、紫外線消去時に記憶情報
が変化しないようにしたものを使用する場合もある。
しかしながら、前者の場合、パッケージ封入前にしかフ
ユーズを溶断てきないため、封入後、不良になったメモ
リ・セルは救済できない。
又、後者の場合、プログラム素子を形成する領域をアル
ミニウムで広く覆わなければならないため、チップ面積
中かなり巨大な面積を占有する。
その上、情報記憶の面で信頼性が充分でないといった問
題もある。例えばプログラム素子上をアルミニウムで覆
っていても、様々な箇所から反射して来る紫外線によっ
て捕獲された電子が徐々に逸出し、記憶情報が失なわれ
ていくという問題がある。又、プログラム素子のデータ
保持特性は、通常のＥＰＲＯＭセルと全く同じであり、
例えばＥＰＲＯＭセルの電荷保持特性を調べるための加
速テスト（装置を高温中に長時間放置するテスト）を行
なっていると、プログラム素子に捕獲されていた電子が
逸出してしまい、誤動作する問題もある。
（発明が解決しようとする課題） 以上のように、従来のプログラム素子では、パッケージ
封入後の不良になったメモリ・セルを救済できない。あ
るいはチップ面積中かなり巨大な面積を占有し、しかも
情報記憶に関する信頼性に乏しいといった問題があった
。
この発明は上述のような点に鑑み為されてものであり、
その目的は、パッケージ封入後でも不良メモリ・セルの
救済ができ、しかも小面積、か［発明の構成コ （課題を解決するための手段） この発明の半導体記憶装置は、 （イ）　半導体記憶装置のリダンダンシ回路に少なくと
も組み込まれるリダンダンシ情報を記憶するプログラム
素子において、 前記プログラム素子がＭＩＳ型トランジスタで構成され
、 前記ＭＩＳ型トランジスタのゲート絶縁膜が酸化膜と他
の絶縁膜とで構成されていることを特徴とする。
前記（イ）項記載の半導体記憶装置において、（ロ）　
前記ＭＩＳ型トランジスタのゲート絶縁膜が酸化膜と窒
化膜とから構成されていることを特徴とする。
前記（イ）項記載の半導体記憶装置において、（ハ）　
前記ゲート絶縁膜が前記基板上に第１の酸化膜、窒化膜
、第２の酸化膜の順に形成された３層構造膜であること
を特徴とする。
前記（ハ）項記載の半導体記憶装置において、（ニ）　
前記第１の酸化膜の膜厚が５０Å以上であることを特徴
とする。
前記（ハ）項記載の半導体記憶装置において、（ホ）　
前記第２の酸化膜の膜厚が２５Å以上であることを特徴
とする。
前記（イ）乃至（ホ）項記載の半導体記憶装置において
、 （へ）　前記半導体記憶装置が不揮発性であり、メモリ
セル部における半導体基板上には、順に第１ゲート絶縁
膜、浮遊ゲート、第２ゲート絶縁膜、制御ゲートと積層
されたゲート部を持つトランジスタが形成されており、 前記第２ゲート絶縁膜が、前記ＭＩＳ型トランジスタの
ゲート絶縁膜と同一構造を持つことを特徴とする。
又、その製造方法にあっては、 半導体基板上に素子分離膜を形成し、前記基板上にメモ
リセル部およびプログラム素子部を少なくとも得る工程
と、 全面に第１の絶縁膜を形成する工程と、全面に第１の導
電膜を形成する工程と、前記プログラム素子部の第１の
導電膜および第１の絶縁膜を除去する工程と、 全、面に酸化膜と他の絶縁膜とからなる第２の絶縁膜を
形成する工程と、 全面に第２の導電膜を形成する工程と、前記第２の導電
膜、第２の絶縁膜、第１の導電膜および第１の絶縁膜を
選択的に除去し、メモリセル部およびプログラム素子部
にトランジスタのゲート部を形成する工程と、 を具備することを特徴とする。
（作用） 上記のような半導体記憶装置にあっては、前記プログラ
ム素子がＭＩＳ型トランジスタで構成されており、この
ＭＩＳ型トランジスタのゲート絶縁膜が酸化膜と他の絶
縁膜とで構成されている。これにより、前記酸化膜と前
記他の絶縁膜との間にできるトラップを利用してキャリ
アを捕獲し、前記ＭＩＳ型トランジスタのしきい値を変
化させられる。このしきい値の変化により、前記ＭＩＳ
型トランジスタの“導通”および“非導通”の状態を変
更でき、この状態によって情報を記憶できる。さらに、
トラップを利用してキャリアが捕獲されるために該キャ
リアの逸出が少なく、記憶保持特性が良い。しかも、情
報は電気的に書き込むことができ、パッケージ封入後で
も不良なメモリセルを救済可能である。
又、ゲート絶縁膜が酸化膜と窒化膜とで構成すれば、記
憶保持特性に優れ、かつ捕獲キャリアの引き抜きも行え
るので、書き込み／消去が自在なプログラム素子になる
。
又、ゲート絶縁膜が前記基板上に第１の酸化膜、窒化膜
、第２の酸化膜の順に形成された３層構造膜で構成すれ
ば窒化膜の表面が酸化膜により覆われるので、基板に対
する捕獲キャリアのトンネリングによる消失および捕獲
キャリアの反対導電型キャリア注入による再結合消失が
防止される。
又、前記第１の酸化膜の膜厚を５０Å以上にすれば、上
述の捕獲キャリアのトンネリングの防止がより高まる。
又、前記第２の酸化膜の膜厚を２５Å以上にすれば、ゲ
ート電極側からの上述の捕獲キャリアと反対導電型キャ
リアの注入が防止されることにより記憶特性がより高ま
る。
又、前記半導体記憶装置が不揮発性であり、メモリセル
部における半導体基板上には、順に第１ゲート絶縁膜、
浮遊ゲート、第２ゲート絶縁膜、制御ゲートと積層され
たゲート部を持つトランジスタが形成されており、 前記第２ゲート絶縁膜が、前記ＭＩＳ型トランジスタの
ゲート絶縁膜と同一構造を持つことにより、浮遊ゲート
ル制御ゲート間の容量が大きいメモリセルを得ることが
できる。又、紫外線照射により情報を書き替える型の不
揮発性半導体記憶装置であっても、プログラム素子の情
報の消失がなく、シかもプログラム素子上方をアルミニ
ウム膜で覆う必要もないのでチップ面積の縮小化、ひい
ては大規模容量化に貢献できる。
（実施例） 以下、図面を参照してこの発明を一実施例により説明す
る。
第１図この発明の実施例に係わる半導体記憶装置が具備
するプログラム素子の断面図である。
同図に示すように、例えばｐ型シリコン基板１００上に
は第１のシリコン酸化膜］０２が形成されており、この
シリコン酸化膜１０２上にはシリコン窒化膜１０４が形
成されている。シリコン窒化膜１０４上には第２のシリ
コン酸化膜１０６が形成されており、第２のシリコン酸
化膜１０６上にはポリシリコンからなるゲート１０８が
形成されている。ゲート１０８の両側面に対応した基板
１００内にはｎ型ソース領域１１０およびｎ型ドレイン
領域が形成されている。
このようにプログラム素子１５０は、シリコン酸化膜１
０２／シリコン窒化膜１０４／シリコン酸化膜１０６の
３層構造膜をゲート絶縁膜１０７に持つ、所謂ＭＩＳ型
トランジスタで構成される。
リダンダンシ情報の書き込みは、例えばＭＩＳ型トラン
ジスタの３層構造のゲート絶縁膜１０７のうち、中間に
存在するシリコン窒化膜］０６中に電子ｅを注入して、
特にシリコン酸化膜１０２との界面付近のトラップに捕
獲させ、しきい値を正方向にシフトし、非導通化させて
記憶する。
これは、フユーズで構成するプログラム素子での“切断
”に対応する。
あるいは、全てのトランジスタのゲート絶縁膜１０７に
電子ｅを注入しておき、このゲート絶縁膜１０７から電
子ｅを引き抜く　（若しくは図示せぬ正孔を注入する）
ことでしきい値を負方向にシフトさせ導通化させて記憶
する。
この場合、フユーズで構成するプログラム素子ではあり
えない“接続”に対応する。
すなわち、リダンダンシ情報は、ＭＩＳ型トランジスタ
のしきい値（電子ｅがない場合）より高い電圧をゲート
１０８に印加し、このときの該トランジスタの“オン”
オフ“の状態で判断される。
又、ゲート絶縁膜１０７から電子ｅの引き抜き、及びゲ
ート絶縁膜１０７への電子ｅの注入の双方ともが行なえ
るので、リダンダンシ情報を消去することも可能である
。
具体的なリダンダンシ情報の書き込み／消去、すなわち
電子の注入／引き抜きは、以下のような電位設定のうち
、いずれかにおいて、例えば行なわれる。
［電子の注入により行なう場合］ （その１） ゲー　ト１０８　：　正電圧 ソ　−　ス１１０　　；　　接　　地 ドレイン１１２　：　接　地 （その２） ゲー　ト１０８　：　正電圧 ソ　−　ス１１０　　：　　接　　地 ドレイン１１２　：　浮　遊 （その３） ゲ　　−　　ト　１０８ ソ　　−　　ス　１１０ ドレイン１１２ （その４） ゲ　−　ト１０８　：　正電圧 ソ　−　ス１１０　　：　　接　　地 ドレイン１１２　：　正電圧 ：　正電圧 ：　　浮　　遊 ：　　接　　地 ［電子の引き抜きにより行なう場合］ （その１） ゲート１０８：　　接地 ソ　−　ス１１Ｏ；　正電圧 ドレイン１１２　：　接　地 （その２） ゲ　−　ト　１０８　　：　　接　　地ソ　−　ス１１
０　　：　　接　　地 ドレイン１１２　：　正電圧 （その３） ゲ　−　ト　１０８　　：　　接　　地ソ　−　ス１１
０　：　正電圧 ドレイン１１２　：　正電圧 尚、ＭＩＳ型トランジスタのゲート絶縁膜１０７中に電
子を注入し、しきい値を正方向にシフトさせるためには
、基板から順に酸化膜／窒化膜／酸化膜と積層された３
層構造膜を用いなくても、酸化膜／窒化膜、あるいは窒
化膜／酸化膜の２層構造膜でも可能である。この場合に
も電子をトラップする箇所は、例えば窒化膜中である。
窒化膜は周知のごとくそれが持つトラップ（特に酸化膜
との界面付近に多量に発生）に電子を捕獲することがで
き、しかも捕獲された電子を引き抜く（若しくは正孔を
注入）ことができる。
又、キャリア捕獲を担う窒化膜は、これと同様なキャリ
ア捕獲の性質を持つその他の絶縁膜で代替することも可
能である。例えばＴａ２Ｏ，膜、Ａｌ２Ｏ３膜等でもよ
い。
又、この発明ではＭＩＳ型トランジスタの電荷保持特性
（リダンダンシ情報の記憶）に関する信頼性を高めるこ
とが大切である。
このためには、ゲート絶縁膜を、上述した３層構造膜の
ようにキャリア捕獲に貢献する絶縁膜の表面が被覆され
るような構造を持たせることが望ましい。このような構
造には、例えば上記したような３層構造膜が該当する。
そして、さらに、キャリア捕獲に貢献する絶縁膜の表面
を被覆する絶縁膜にあっては、基板への捕獲キャリアの
逸出、及びゲート電極からの反対導電型キャリアの注入
を阻止すべき構造を持たせることが望ましい。例えば上
記した３層構造膜では、シリコン酸化膜１０２および１
０６の膜厚を以下のように設定することが好ましい。
シリコン酸化膜１０２を５０Å以上 シリコン酸化膜１０６を２５Å以上 すなわち、酸化膜１０２の膜厚が５０Å以上であること
により、電子ｅの基板１００に対するトンネリングによ
る消失を防止でき、又、酸化膜１０６の膜厚が２５Å以
上であることにより、ゲ−）１０８からの正孔の注入を
抑止できる。
上述した構成のプログラム素子１５０は、例えば第２図
のブロック図に示すようなリダンダンシ回路を内蔵する
半導体記憶装置に組み込まれる。
同図に示すようにロウ・デコーダ１５２の一端はロウ・
アドレス入力に接続され、複数の他端は上述したプログ
ラム素子１５０を介して本体メモリ・セル・アレイ１５
４の図示せぬワード線にそれぞれ接続されている。カラ
ム・デコーダ１５６の一端はカラム・アドレス入力に接
続され、複数の他端は本体メモリ・セル・アレイ１５４
の図示せぬビット線にそれぞれ接続されている。さらに
、ロウ・アドレス入力に一端を接続する予備ロウ・デコ
ーダ１５８が設けられており、その複数の他端は予備メ
モリ・セル・アレイ１６０の図示せぬワード線に接続さ
れている。又、予備ロウ・デコーダ１５８には、上述し
たプログラム素子１５０が内蔵されている。図中、予備
ロウ・デコーダ１５８および予備メモリ・セル・アレイ
１６０を含む領域１６２がいわゆるリダンダンシ回路を
構成する領域である。
次に、第３図を参照し、この発明に係わるプログラム素
子を具備する半導体記憶装置の一製造方法について説明
する。
第３図（ａ）乃至（ｉ）は、この発明に係わるプログラ
ム素子を具備するＥＰＲＯＭを製造工程順に示した断面
図である。
同図（ａ）に示すように、例えばｐ型シリコン基板１０
０の主表面に、選択酸化法を用いてフィールド絶縁膜２
００を、例えば５０００人の厚みに形成し、次いで、分
離された素子領域表面において、例えば２００人の厚み
になるようにＥＦＲＯＭ−１ｒルの第１ゲート絶縁膜（
シリコン酸化膜）２０２を形成する。
次いで、同図（ｂ）に示すように、例えばＣＶＤ法を用
いてＥＰＲＯＭセルの浮遊ゲートとなる第１のポリシリ
コン層２０，４を全面に形成する。次いで、第１のポリ
シリコン層２０４に、例えばリンを導入し導体化（ｎ型
化）する。
次いで、同図（Ｃ）に示すように、ホトレジスト２０６
を塗布し、写真蝕刻法を用いてホトレジスト２０６を選
択的に除去することによってプログラム素子部を選択的
に露出させる。次いで、ホトレジスト２０６をマスクに
して第１のポリシリコン層２０４および第１ゲート絶縁
膜２０２をエツチングし、プログラム素子部において基
板１００表面を露出させる。
次いで、同図（ｄ）に示すように、ホトレジスト２０６
を除去し、次いて、熱酸化法を用いて、シリコン酸化膜
１０２を全面に形成する。このとき、プログラム素子部
の基板１００表面上に厚み約５０人のシリコン酸化膜が
成長する条件で酸化すると、第１のポリシリコン層２０
４上にはリンが多量に含まれているので、増速酸化効果
により、厚み約１００変色度の酸化膜が形成される。
次いで、同図（ｅ）に示すように、例えばＬＰＣＶＤ法
を用いて厚み約１００人のシリコン窒化膜１０４を全面
に形成する。
次いで、同図（ｆ）に示すように、例えば熱酸化法を用
いてシリコン窒化膜１０４の表面に厚み約３０人のシリ
コン酸化膜１０６を形成する。これにより、プログラム
素子部上には、基板１００表面から順に酸化膜（５０人
）／窒化膜（８０人）／酸化膜（３０人）の３層構造膜
で形成されたゲート絶縁膜１０７が形成され、同時に、
第１ポリシリコン層表面から順に酸化膜（１００人）／
窒化膜（８０人）／酸化膜（３０人）の３層構造膜で形
成された第２ゲート絶縁膜２０７が形成される。
次いで、同図（ｇ）に示すように、例えばＣＶＤ法を用
いて第２のポリシリコン層１０８を全面に形成し、次い
で、この第２のポリシリコン層に、例えばリンを導入し
導体化（ｎ型化）する。
次いで、同図（ｈ）に示すように、例えば写真蝕刻法を
用いパターニングを行ない、メモリセル部およびプログ
ラム素子部に、それぞれＥＰＲＯＭセル２５０およびプ
ログラム素子１５０のゲート部を形成する。
次いで、同図（ｉ）に示すように、ゲート部およびフィ
ールド絶縁膜２００をマスクに基板１００に対して、例
えばヒ素をイオン注入する。
次いで、熱処理を行ない、注入されたヒ素を活性化し、
ソース領域１１０およびドレイン領域１１２をそれぞれ
形成する。
以上のような工程を経ることによりこの発明に係わるプ
ログラム素子を具備するＥＰＲＯＭが製造される。
上述のような構成のＥＦＲＯＭでは、プログラム素子部
に第１図に示したようなＭＩＳ型トランジスタによるプ
ログラム素子１５０が形成され、メモリセル部に第２ゲ
ート絶縁膜に酸化膜／窒化膜／酸化膜を用い、制御ゲー
トル浮遊ゲート間での容量増大を図ったＥＰＲＯＭセル
２５０が形成されている。
又、上述した製造方法では、これら素子１５０およびセ
ル２５０を、工程の増加をほとんど招くことなく同時に
製造することができる。
プログラム素子１５０を構成するＭＩＳ型トランジスタ
は、通常の状態（電子がない場合）で約１ｖ程度のしき
い値電圧Ｖｌｈを持っており、通常の電源電圧約３〜５
ｖの範囲で導通ずる。
しかし、ゲート１０８に、例えば１４Ｖの電圧を印加（
ソースおよびドレインは接地）すると、ゲート絶縁膜１
０７に約１１．６ＭＶ／ｃｍの電界Ｅがかかる。この位
のＥがゲート絶縁膜１０７にかかると、該ゲート絶縁膜
１０７のフラットバンド電圧ｖＰＢが５ｖ以上正方向に
シフトする。
（参考文献：　　２３ｒｄ　ａｎｎｕａｌ　ｐｒｏｃｅ
ｅｄｉｎｇｓ　ｏｆＩＥＥＥ　ＩＲＰＳ、ｐｐ２２．Ｐ
ｉｇ、５）従って、しきい値電圧ｖＩｈが約６■となり
、通常の電源電圧約３〜５■の範囲では非導通となる。
次に、上述したＭＩＳ型トランジスタでプログラム素子
を構成したＥＰＲＯＭ（以下、ＥＰＲＯＭ−ＭＩＳと略
す）と、ＥＦＲＯＭセルでプログラム素子を構成したＥ
ＦＲＯＭ　（以下、ＥＦＲＯＭ−ＥＰと略す）とを用い
て行なった各種試験結果について説明する。
第４図は、ＥＰＲＯＭ−ＭＩＳと、ＥＰＲＯＭＥＰとに
紫外線を照射してプログラム素子のしきい値電圧の変化
率を測定した結果を示す図である。
同図に示すように、ＥＰＲＯＭ−ＥＰではＩ線のごとく
１０００時間の照射で、約３０％のしきい値電圧の変化
が生じた。しかし、ＥＰＲＯＭＭＩＳでは■線のごと＜
１０００時間の照射を行なってもほとんどしきい値電圧
の変化が生じなかった。
尚、ＥＰＲＯＭ−ＥＰはそのプログラム素子上方がアル
ミニウム膜で覆われたもので、ＥＰＲＯＭ−ＭＩ　Ｓは
そのプログラム素子上方がアルミニウム等で覆われてい
ないものである。
第４図は、ＥＰＲＯＭ−ＭＩＳと、ＥＰＲＯＭＥＰとに
温度３００　’Ｃの炉内に放置する加速試験を行ない、
その後のプログラム素子のしきい値電圧を＾り定した結
果を示す図である。
同図に示すように、ＥＦＲＯＭ−ＥＰでは１線のごとく
２０時間の放置で、しきい値電圧が約６ｖから約５■へ
約ＩＶの減少した。しかし、ＥＰＲＯＭ−ＭＩＳではＤ
線のごとく２０時間の放置を行なってもしきい値電圧が
約６Ｖからほとんど減少しなかった。
上述のように、この発明に係わるＭＩＳ型トランジスタ
で構成したプログラム素子は電荷保持特性に優れており
、長期間にわたりリダンダンシ情報を記憶できることが
理解できる。しかも、プログラム素子がＭＩＳ型トラン
ジスタで構成されているので、リダンダンシ情報の書き
込み／記憶を電気的に行なうことができる。これにより
、パッケージ封入後においても不良メモリ・セルの救済
が可能になる。しかも、記憶した情報を消去することも
できる。
さらに、このプログラム素子の上方はアルミニウム膜等
で覆う必要はなく、従って、チップ面積中小さい面積し
か要しないものである。
尚、この発明に係わるプログラム素子は、制御ゲート／
浮遊ゲート積層型のＥＰＲＯＭばかりに内蔵されるもの
ではなく、様々な型の不揮発性半導体記憶装置に内蔵で
きることは言うまでもない。なかでも、制御ゲート／浮
遊ゲート積層型のＥＥＰＲＯＭにあっては、上述したよ
うなＭＩＳ型トランジスタのゲート絶縁膜と、ＥＥＰＲ
ＯＭセルの第２ゲート絶縁膜との兼用利用が可能等の利
点がある。
又、制御ゲート／浮遊ゲート積層型の一括消去型ＥＥＰ
ＲＯＭでも同様な利点があることは勿論である。
又、様々な型の揮発性半導体記憶装置に内蔵することも
できる。なかでも、ダイナミック型ＲＡＭの場合には、
上述のゲート絶縁膜を、ダイナミック型ＲＡＭセルのキ
ャパシタ膜に利用できる等の利点がある。例えば酸化膜
／窒化膜／酸化膜を上述のキャパシタ膜に用いれば、該
キャパシタ膜の容量が大きいダイナミック型ＲＡＭセル
を同時に得ることができる。
尚、この発明は上記実施例に限定されるものではなく、
この発明の要旨を変えない範囲において１種々変形実施
可能であることは勿論である。
［発明の効果］ 以上説明したようにこの発明によれば、バラケージ封入
後でも不良メモリ・セルの救済ができ、供できる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる半導体記憶装置が
具備するプログラム素子の断面図、第２図はリダンダン
シ回路を内蔵する半導体記憶装置のブロック図、第３図
（ａ）乃至（ｉ）はそれぞれこの発明に係わるプログラ
ム素子を具備するＥＰＲＯＭを製造工程順に示した断面
図、第４図は紫外線照射時間としきい値電圧の変化率と
の関係を示す図、第５図は温度３００℃の環境中に放置
した時間としきい値電圧との関係を示す図である。 １００・・・ｐ型シリコン基板、１０２・・・第１のシ
リコン酸化膜、１０４・・・シリコン窒化膜、１０６・
・・第２の酸化膜、１０７・・・ゲート絶縁膜、１０８
・・・ゲート、１’ＩＯ・・・ソース、１１２・・ドレ
イン、２００・・・フィールド絶縁膜、２０２・・・第
１ゲート絶縁膜、 ２０４浮遊ゲート、 ７　・・・ 第２ゲ ト絶縁膜。

Claims (7)

    【特許請求の範囲】
  1. （１）半導体記憶装置のリダンダンシ回路に少なくとも
    組み込まれるリダンダンシ情報を記憶するプログラム素
    子において、 前記プログラム素子がＭＩＳ型トランジスタで構成され
    、 前記ＭＩＳ型トランジスタのゲート絶縁膜が酸化膜と他
    の絶縁膜とから構成されていることを特徴とする半導体
    記憶装置。
  2. （２）前記ＭＩＳ型トランジスタのゲート絶縁膜が酸化
    膜と窒化膜とから構成されていることを特徴とする請求
    項（１）記載の半導体記憶装置。
  3. （３）前記ゲート絶縁膜が前記基板上に第１の酸化膜、
    窒化膜、第２の酸化膜の順に形成された３層構造膜であ
    ることを特徴とする請求項（１）記載の半導体記憶装置
    。
  4. （４）前記第１の酸化膜の膜厚が５０Å以上であること
    を特徴とする請求項（３）記載の半導体記憶装置。
  5. （５）前記第２の酸化膜の膜厚が２５Å以上であること
    を特徴とする請求項（３）記載の半導体記憶装置。
  6. （６）前記半導体記憶装置が不揮発性であり、メモリセ
    ル部における半導体基板上には、順に第１ゲート絶縁膜
    、浮遊ゲート、第２ゲート絶縁膜、制御ゲートと積層さ
    れたゲート部を持つトランジスタが形成されており、 前記第２ゲート絶縁膜が、前記ＭＩＳ型トランジスタの
    ゲート絶縁膜と同一構造を持つことを特徴とする請求項
    （１）乃至（５）いずれかに記載の半導体記憶装置。
  7. （７）半導体基板上に素子分離膜を形成し、前記基板上
    にメモリセル部およびプログラム素子部を少なくとも得
    る工程と、 全面に第１の絶縁膜を形成する工程と、 全面に第１の導電膜を形成する工程と、 前記プログラム素子部の第１の導電膜および第１の絶縁
    膜を除去する工程と、 全面に酸化膜と他の絶縁膜とからなる第２の絶縁膜を形
    成する工程と、 全面に第２の導電膜を形成する工程と、 前記第２の導電膜、第２の絶縁膜、第１の導電膜および
    第１の絶縁膜を選択的に除去し、メモリセル部およびプ
    ログラム素子部にトランジスタのゲート部を形成する工
    程と、 を具備することを特徴とする請求項（１）記載の半導体
    記憶装置の製造方法。
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