JPH0685431B2 - 半導体装置 - Google Patents

半導体装置

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JPH0685431B2
JPH0685431B2 JP60124241A JP12424185A JPH0685431B2 JP H0685431 B2 JPH0685431 B2 JP H0685431B2 JP 60124241 A JP60124241 A JP 60124241A JP 12424185 A JP12424185 A JP 12424185A JP H0685431 B2 JPH0685431 B2 JP H0685431B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に関し、詳しくはスタテイツク形MO
Sトランダムアクセスメモリにおいて高抵抗素子と容量
素子を共に備えた半導体装置に関するものである。
〔発明の背景〕
従来のフリツプフロツプ形のスタテイツク形メモリセル
は、たとえば特開昭55-72069号記載のように高抵抗多結
晶シリコンを負荷抵抗に用いられている。この公知例で
は第３図の等価回路に示されているように、蓄積ノード
N1，N2には高抵抗R1，R2と駆動用の絶縁ゲート電界効果
トランジスタ（以下MOSトランジスタと記す）T1，T2が
接続されており、フリツプフロツプ形のメモリセルを構
成している。しかし上記公知例によるメモリセルではメ
モリの大容量化、高集積化に伴なうメモリセル面積の縮
小に対して以下の欠点を有していた。
（１）第３図の等価回路における高抵抗R1，R2の構造は
第４図の断面構造図に示すように、シリコン基板３上の
絶縁物６上に高抵抗多結晶シリコン膜11を形成してお
り、上記多結晶シリコン膜11に両端部を配線として用い
るために高濃度の不純物拡散等により多結晶シリコンに
低抵抗部9,9′が形成されていた。しかしながらこのよ
うな構造の高抵抗では高抵抗部11の長さｌが短かくなる
とパンチスルー現象により高抵抗多結晶シリコンの両端
の低抵抗部9,9′間に大電流が流れるため、メモリの消
費電力が増大し好ましくない。したがつて従来の高抵抗
では微細化することが困難であり、高集積スタテイツク
メモリセルに適していない。
（２）メモリ素子の封止に用いるセラミツク材料やレン
ジ材料および配線材料の中に微量に含まれているウラニ
ウムＵやトリウムThが崩壊するときに生ずるα線がメモ
リセルに入射すると、α線の飛程に沿い電子−正孔対が
発生し蓄積ノードに蓄えられた電荷に混入するため、メ
モリの情報が保持できなくなり情報は破壊される。この
ような現象はソフトエラーと呼ばれる。
従来のスタテイツク形メモリでは電界効果形トランジス
タのドレイン領域のn+拡散層とｐ形基板との間に形成さ
れるＰ−Ｎ接合容量やゲート酸化膜による絶縁膜容量に
より、α線による電荷消失を補うだけの電荷を蓄積して
きた。ところがメモリセルの面積が縮小されると、α線
による電荷の消失を補うには蓄積電荷が不十分になる。
したがつて、従来形のスタテイツクメモリセル構造は微
細化するソフトエラー率が増加し、メモリの信頼性も著
しく低下させる。
〔発明の目的〕
本発明の目的は上記従来の問題を解決し、所要面積が小
さく、耐α線の大きなスタテイツク形ランダムアクセス
メモリを提供することである。
〔発明の概要〕
上記目的を達成するため、本発明は薄い絶縁膜をはさん
で少なくとも２層の多結晶シリコン膜を形成し、この２
層の多結晶シリコン膜によりスタテイツクメモリセルの
負荷素子のための折れ曲つた高抵抗とソフトエラー抑制
のための絶縁膜容量とを形成することを特徴としてい
る。
〔発明の実施例〕
以下、本発明を実施例を用いて詳細に説明する。
実施例１ 第１図および第２図は本実施例によるスタテイツクMOS
メモリセルの高抵抗部と容量部の断面構造的を表わす模
式図である。第１に示す実施例では容量の端子13に電源
電圧、接地電位、あるいは両者の中間の電位など任意の
電圧Ｖを印加することが可能であり、第２図に示す実施
例では容量に電源電圧Vccが印加される。第１図，第２
図の実施例とも高抵抗の端部にある電極10に印加する電
圧は電源電圧Vccである。第１図に示す実施例では、高
抵抗素子は高抵抗多結晶シリコン膜11,12であり、折り
曲げられて二層に構成されており、電源電圧Vccを低抵
抗部10に印加することにより多結晶シリコン膜の高抵抗
部12,11と低抵抗部９を通してコンタクトホール７からM
OSトランジスタのソース・ドレイン領域４にスタテイツ
クメモリに必要な微小電流が供給される。また容量素子
は低抵抗部9,13および薄い絶縁膜８で構成されており、
電圧Ｖが印加されている低抵抗部13とMOSトランジスタ
のソース・ドレイン領域４に接続されている低抵抗部９
との間の薄い絶縁膜８にソフトエラー抑制に必要な電荷
が蓄えられる。
第２図に示す実施例では高抵抗素子は第１図の実施例と
同様に高抵抗多結晶シリコン11および12で構成されてい
るが、容量素子は高抵抗多結晶シリコン11の端部に形成
した低抵抗部９と高抵抗多結晶シリコン12の端部に形成
した低抵抗部10および絶縁膜８で構成されており、電源
電圧Vccを高抵抗多結晶シリコン12の端にある低抵抗部1
0に給電することにより微小電流は高抵抗多結晶シリコ
ン11,12を通りMOSトランジスタのソース・ドレイン領域
４に供給され、高抵抗多結晶シリコン11,12端部の低抵
抗部9,10には絶縁膜８を介して蓄積電荷が誘起される。
上記のように、高抵抗素子が２段に折り曲げられて形成
されているためシリコン基板上の所要面積は、著しく縮
小され、かつ実効的な高抵抗部の長さを長くすることが
可能になる。しかも、MOSトランジスタのソース・ドレ
イン領域４に接続するために形成する高抵抗多結晶シリ
コン11の端部の低抵抗部９が容量素子の一方の電極も兼
ねているため、高抵抗素子と容量素子とをそれぞれ独立
して形成刷る場合に比べシリコン基板上の所要面積の縮
小が可能になり、絶縁膜を介した２層の高抵抗多結晶シ
リコンの一部に低抵抗部を設けることだけで高抵抗素子
と容量素子の形成ができ、製造プロセスは簡単になる。
第５図は上記第１図および第２図に示した構造を有する
スタテイツク形メモリセルの等価回路である。同図にお
いてメモリセルの蓄積ノードN3，N4にはそれぞれ駆動MO
SトランジスタT5，T6のドレイン、および転送MOSトラン
ジスタT7，T8のソース、および高抵抗素子R3，R4と容量
素子C1，C2が接続されている。高抵抗素子R3，R4には電
源電圧Vccが印加されている。容量素子C1，C2には例え
ば電源電圧Vccや接地電位Vssまたは両者の中間の電圧な
ど任意の電圧Ｖが印加されており、蓄積ノードN3，N4の
蓄積容量が増えている。したがつて既に記したようにα
線の照射により蓄積ノードN3，N4の電荷が消失し電位が
変動しても容量素子C1，C2に充電されている電荷が供給
され、メモリの記憶内容が失われる頻度は減少する。
第６図は本発明によるスタテイツク形メモリセルの蓄積
ノードにおける蓄積容量とソフトエラー率の関係を従来
のスタテイツク形メモリセルの場合と比較したものであ
る。第６図から明らかなように、本発明によれば、メモ
リセルの面積を縮小しても蓄積ノードにおける静電容量
は従来のスタテイツク形メモリセルに比べ約２倍大きく
なるために、ソフトエラー率は２桁以上改善できる。
実施例２ 本実施例は上記実施例１による高抵抗素子および容量素
子を用いたスタテイツク形メモリセルであり、容量素子
の上部の電極に電源に電源電圧以外の電位、すなわち接
地電位または電源電圧の1/2の電位を印加したものであ
る。
第７図（Ａ）および（Ｂ）はそれぞれ容量素子の上部電
極に接続電位および電源電圧の1/2を印加した方式のス
タテイツク形メモリセルの等価回路図である。まず第７
図（Ａ）の等価回路では蓄積ノードN1，N2には容量素子
C1，C2が接続されており、容量素子C1，C2の他端は接地
電位に接続されクランドレベルにある。第７図（Ｂ）の
等価回路図では蓄積ノードN1，N2にはやはり容量素子
C1，C2が接続されているが、容量素子C1，C2の他端は電
源電圧の1/2の電位になつている。
第８図は本実施例によるスタテイツクメモリの断面構造
を示すものである。同図でシリコン基板14上には、ゲー
ト電極18、ソース・ドレイン領域15を有するMOSトラン
ジスタが形成されており、おのおののMOSトランジスタ
は厚さ300〜1000nmのSiO2等の絶縁膜16で電気的に分離
されている。これらのMOSトランジスタ上には厚さ50〜1
000nmのSiO2などの絶縁膜19が形成されており、一部のM
OSトランジスタのソース・ドレイン領域15上の絶縁膜19
にはコンタクトホール20が開けられている。絶縁膜19上
には厚さ10〜1000nmの第１層目の高抵抗多結晶シリコン
21が形成されており、その一部にはヒ素等の不純物を10
18〜1021cm-3に添加した低抵抗部22が形成されており、
コンタクトホール20を通してソース・ドレイン領域15と
オーミツク接触が形成されている。さらに高抵抗多結晶
シリコン21と低抵抗部22上には厚さ５〜100nmのSi3N4や
SiO2等の絶縁膜23を介して厚さ10〜1000nmの第２層目の
高抵抗多結晶シリコン膜25とヒ素等の不純物を1018〜10
21cm-3添加した厚さ10〜1000nmの低抵抗部27が形成され
ており、高抵抗多結晶シリコン25の端部にも低抵抗部26
が形成されている。ま高抵抗多結晶シリコン21,25の端
部の絶縁膜23には、コンタクトホール24が開かれてお
り、第１層目の高抵抗多結晶シリコン21と第２層目の高
抵抗多結晶シリコン25は直接接続されている。高抵抗多
結晶シリコン25の低抵抗部26には電源電圧Vccが給電さ
れ、低抵抗部27には電源電圧の1/2または接地電位Vssが
給電される。なお、低抵抗部27に印加する電圧は電流電
圧Vccやその他任意の値であつてもよい。第８図におけ
る高抵抗多結晶シリコン21,25は第７図（Ａ），（Ｂ）
に示されるスタテイツクメモリセルの高抵抗素子R1およ
びR2を構成しており、第８図における多結晶シリコン21
の端の低抵抗部22および絶縁膜23、低抵抗部27は第７図
（Ａ），（Ｂ）に示されるスタテイツクメモリセルの容
量素子C1およびC2を構成している。さらに、これらの高
抵抗素子および容量素子上には、厚さ50〜2000nmのSiO2
等の絶縁膜28が形成されており、転送MOSトランジスタ
のドレイン拡散層29上の絶縁膜17,19,23,28には、ドレ
イン拡散層29に通じるコンタクトホール30が形成されて
おり、このコンタクトホールを通してデータ線である厚
さ50〜2000nmのアルミニウム配線31が形成されている。
第９図は本実施例によるスタテイツク形メモリセルの平
面レイアウト図である。同図で第１層目の多結晶シリコ
ン22には不純物を添加しない高抵抗部21が形成されてい
る。また第２層目の多結晶シリコンは折れ曲つた抵抗の
上層膜26と容量の上部電極27から成つており、多結晶シ
リコン26には不純物を添加しない高抵抗部25が形成され
ている。上記第１層目および第２層目の多結晶シリコン
の高抵抗部21,25は、コンタクトホール24を通して互い
に接続されている。容量素子は第１層目の多結晶シリコ
ン22と第２層目の多結晶シリコン27との重なり部分に形
成される。また、第１層目の多結晶シリコン22の高抵抗
部21以外の領域は低抵抗部となつており、コンタクトホ
ール20を通してMOSトランジスタのドレイン領域とオー
ミツク接続している。多結晶シリコン27は容量素子に接
地電位または電源電圧の1/2の電位を印加するプレート
となつており、多結晶シリコン26は高抵抗素子に電源電
圧Vccを印加するための配線として用いられている。ワ
ード線は多結晶シリコンや金属シリサイド、或いは金属
などのゲート電極18で形成されておりデータ線は、アル
ミニウム等の金属31で形成されている。
なお、同図において一点鎖線は拡散層、実線はゲート電
極、 は拡散層−ゲート電極間接部、 は拡散層−アルミニウム電極間接続部を示す。
第10図は本実施例によるスタテイツク形メモリセルの製
造プロセスを示すものである。まず、1015〜1016cm-3程
度の不純物濃度を有するｎ型シリコン基板41内に1015〜
1017cm-3の不純物濃度を有する深さ２〜５μｍのｐ形ウ
エル42をイオン打込みおよび熱拡散法により形成した
後、選択酸化法により、シリコン基板表面に300〜1000n
mの厚さのフイールド酸化膜43を形成し、その後厚さ５
〜100nmの薄いゲート絶縁膜44を形成し、多結晶シリコ
ンやシリカサイド、或いは金属によるゲート電極45を形
成した後、リンやヒ素のｎ形不純物を1015〜1016cm-2の
濃度でイオン打ち込みし、500〜1000℃の温度でアニー
ルしてMOSトランジスタのn+形領域46を形成する（第10
図Ａ）。次に、SiO247を化学気相成長法（CVD法）によ
り50〜1000nmの厚さで形成し、MOSトランジスタのn+形
ドープ領域46上のSiO247にコンタクトホール48をドライ
エツチングにより形成する（第10図Ｂ）。続いて厚さ10
〜1000nmの第１層目の高抵抗多結晶シリコン49をCVD法
で被着し、容量素子となる領域にリンやヒ素等の不純物
50を1018〜1021cm-3の濃度で添加し、低抵抗部51を形成
した後（第10図Ｃ）。ホトリソグラフィーにより多結晶
シリコン49,51を加工する（第10図Ｄ）なお、多結晶シ
リコン中に不純物を添加する方法としては、イオン打ち
込み法および熱拡散法を用いるものや、不純物拡散源を
被着し、熱拡散法を用いるものがあるが、イオン打ち込
み法を用いた方が多結晶シリコン中の横方向拡散距離が
短いため微細な高抵抗素子を形成するのに適している。
次に多結晶シリコン49および51表面に厚さ５〜50nmの酸
化膜を形成し、続いて厚さ５〜100nmのSi3N452を例えば
CVD法で被着し、高抵抗多結晶シリコン49の端部のSi3N4
52とその下にある上記熱酸化膜にドライエツチングによ
りコンタクトホール53を形成する（第10図Ｅ）。次に、
厚さ10〜1000nmの第２層目の高抵抗多結晶シリコン54を
例えばCVD法で被着し、第１層目多結晶シリコンと同様
に、容量素子となる領域および高抵抗素子の端部の低抵
抗部となる領域にリンやヒ素等の不純物55を1018〜1021
cm-3の濃度で選択的に添加し、低抵抗領域56を形成した
後（第10図Ｆ）、ホトリソグラフィーにより多結晶シリ
コン54,56,57をパターニングする（第10図Ｇ）。多結晶
シリコンの低抵抗領域56は接地電位または電源電圧の1/
2が印加されたプレートであり、57は高抵抗素子への電
源電圧の給電のための配線である。次に厚さ50〜2000nm
のSiO258をCVD法で被着し、MOSトランジスタのｎ形拡散
層46上のSiO244,47,52,58にｎ形拡散層46に通じるコン
タクトホール59を形成し、厚さ50〜2000nmの金属配線60
を形成する（第10図Ｈ）。なお実施例はＰウエル内のｎ
チヤネルMOSトランジスタを有するスタテイツク形メモ
リの製造プロセスであるＮエウル内のｐチヤネルMOSト
ランジスタを有するスタテイツク形メモリの製造プロセ
スであるがＮウエル内のｐチヤネルMOSトランジスタを
有するスタテイツク形メモリセルも同様にして形成でき
る。必ずしもウエル構造を用いなくてもよいことはいう
でもない。またＰウエル内にｎチヤネルMOSトランジス
タを形成し、Ｎウエル内にｐチヤネルMOSトランジスタ
を形成してCMOS構造にすることも可能である。
実施例３ 本実施例は、高抵抗素子および容量素子への給電方法に
関するものである。
第11図は、本実施例によるスタテイツク形メモリセルの
断面構造を示すものであり、高抵抗素子および容量素子
への給電に、第１層目のアルミニウム配線31を用い、デ
ータ線には第２層目のアルミニウム配線62を用いてい
る。本実施例によれば、実施例２と比較すると、アルミ
ニウム配線が低抵抗多結晶シリコンにより抵抗値が小さ
いため、高抵抗素子および容量素子へ給電するためにア
ルミニウム配線を用いれば、高抵抗素子および容量素子
へ給電される電圧の低下は少なくなり、α線によるソフ
トエラーや電源電圧の変動によるメモリセルの誤動作が
低減できる。
第12図は第１層目のアルミニウム配線を高抵抗素子と容
量素子に給電する配線63,64およびワード線と並列に接
続する分割ワード線65に用いたものである。
実施例４ 本実施例は実施例１による高抵抗素子および容量素子を
用いたスタテイツク形メモリセルで、容量素子の上部電
極に電源電圧を印加する方式を用いたものに関する。
第13図は本実施例の等価回路図であり、蓄積ノードN1，
N2に接続されている容量素子C1，C2には電源電圧Vccが
給電されている。
第14図は第13図に示した等価回路を有するスタテイツク
形メモリセルの断面構造を示すものである。同図は第２
層目の多結晶シリコン66,67以外に関しては、第８図と
同じである。すなわち、第13図に示すように、高抵抗素
子への給電と、容量素子の上部電極であるプレートへの
給電は、いずれも電源電圧Vccであるため、第14図に示
したメモリセルでは、第２層目の高抵抗多結晶シリコン
66の端の低抵抗部67は容量素子の電源プレートと共用す
ることが可能になり、メモリセル面積の微細化に寄与す
る。電源電圧Vccは第２層目の多結晶シリコンの低抵抗
部67に給電される。同図における高抵抗多結晶シリコン
21および66は第13図に示されるスタテイツク形メモリセ
ルの高抵抗素子R1またはR2を構成しており、第14図にお
ける第１層目の低抵抗部22および第２層目の低抵抗部6
7、絶縁膜23は第13図に示したスタテイツクメモリセル
の等価回路の容量素子C1およびC2を構成している。
第15図は本実施例によるスタテイツク形メモリセルの平
面レイアウト図である。同図で第１層目の多結晶シリコ
ン22には不純物を添加しない高抵抗部21に形成されてお
り、また、第２層目の多結晶シリコン67には不純物を添
加しない高抵抗部66が形成されている。第２層目の多結
晶シリコン66,67以外は第９図と同じである。多結晶シ
リコン67は低抵抗の多結晶シリコンであり容量素子に電
源電圧を給電するプレートと、高抵抗素子に電源電圧を
給電する配線を兼ねている。
第16図は本実施例によるスタテイツク形メモリセルの製
造プロセスを示すものである。製造プロセスは第16図Ａ
〜Ｈまでは第10図（Ａ）〜（Ｈ）に示した製造プロセス
とほとんど同じであるが、第２層目の多結晶シリコン5
4,56には高抵抗素子と容量素子部とを分離されない（第
16図Ｇ）ので所要面積が減少できるという利点を有して
いる。
以上本実施例では電源電圧がプレートに印加された方式
のスタテイツクメモリに限り高抵抗素子の一部を容量素
子とした構造、または容量素子の一部を高抵抗素子とし
た構造とみなすことができ、製造プロセスが簡単でしか
も高集積化に適した構造のメモリセルを提供することが
可能である。
なお、実施例３に示したように、データ線にAl2層目の
配線を用い、Ａｌ層目を電源線、および分割ワード線
に使用することもできる。
実施例５ 本実施例は、前記実施例で述べた構造を有したスタテイ
ツクメモリセル内MOSトランジスタのソースおよびドレ
イン領域を低抵抗化したものである。
第17図は、スタテイツクメモリセル内MOSトランジスタ
のソース・ドレインおよびゲート電極にシリサイド膜を
形成したスタテイツクメモリセルの断面構造図である。
同図で、シリコン基板14内に形成されたMOSトランジス
タのソースまたはドレイン領域15,29は例えばｎ形不純
物領域であつて、このソースまたはドレイン領域15,29
上にシリコンとたとえば、タングステンやチタン等のシ
リサイド層72が形成されている。また、ゲート電極18は
多結晶シリコンで形成されており、ゲート電極18上に
も、シリコンとタングステン等のシリサイド層71が形成
されている。本実施例によれば、MOSトランジスタのソ
ースまたはドレイン領域15,29の拡散層抵抗が1/2〜1/10
に減少し、例えば駆動MOSトランジスタのソース領域の
低抵抗化に関して言えば、スタテイツクメモリセルのグ
ランドラインを低抵抗化することになりメモリ情報書き
込み時の遅延時間が短縮されるほか、グランド配線抵抗
にようるメモリ誤動作が防げる。また、例えば転送MOS
トランジスタのゲート電極の低抵抗化に関して言えば、
ワード線抵抗を低くすることになり、やはりメモリ情報
書き込み、読み出し時の遅延時間が短縮される。さら
に、本実施例の特徴は、上記したようなMOSトランジス
タのソースおよびドレイン領域や、ゲート電極の低抵抗
化のための製造プロセスと、実施例２および実施例４で
示したように、高抵抗素子または容量素子の製造プロセ
スとが独立しており、互いに製造プロセスに制約を与え
ることがない。
次にこのとをより詳しく説明するために、第18図に示し
た製造プロセスについて述べる。
シリコン基板41内にＰウエル42を形成し、フイールド酸
化膜43を形成した後、ｎチヤネルMOSトランジスタを形
成するまでは第10図（Ａ）と同じであるが、ゲート電極
45には厚さ10〜500nmの多結晶シリコンを用いる（第18
図Ａ）。次に、n+拡散層46上のゲート酸化膜をフツ酸で
エツチングし、全面に厚さ100〜500nmのタングステン等
の高融点金属をスパツタ法やCVD法で被着し、500℃〜70
0℃のアニールを行なうとシリコンの露出部分でシリコ
ンとタングステン等の高融点金属が反応し、シリサイド
層71,72が形成される（第18図Ｂ）。次に未反応の高融
点金属をエツチングで除去する（第18図Ｃ）。さらに厚
さ50〜100nmのSiO2膜47を被着した後、高抵抗素子、容
量素子を形成し、厚さ100〜2000nmのアルミニウム配線6
0を形成するまでの工程は第10図（Ｂ）〜（Ｈ）と同様
である（第18図Ｄ）。また、本実施例では、コンタクト
ホール48以外のシリサイド層はすべてSiO2で覆われてい
るため、シリサイド層と、容量素子や高抵抗素子形成に
用いる多結晶シリコンとの相互干渉は極めて少なく、製
造プロセスの制約を少なくしている。
なお、本実施例によるスタテイツク形メモリセルは、必
ずしも容量上部電極で接地電位または電源電圧の1/2の
電位を印加した方式に限る必要はなく、実施例３のよう
な電源電圧を印加した方式にも適用することができる。
また、シリサイド化はソース領域だけでもよくゲート電
極だけでもよい。
実施例６ 本実施例は高抵抗素子を第１層目の多結晶シリコンだけ
で形成するスタテイツクメモリセルに関する。
第19図は本実施例による高抵抗素子および容量素子の断
面構造を示すものである。同図はスタテイツクメモリセ
ルを構成しているMOSトランジスタ上に形成した高抵抗
素子および容量素子を表わしている。同図で、第１層目
の高抵抗多結晶シリコン11の両端には、低抵抗部9,73が
形成されており、低抵抗部９はMOSトランジスタのソー
ス、ドレイン拡散層４と接続されており、低抵抗部73に
は電源電圧Vccが給電されている。また低抵抗部９上に
はSiO2等の絶縁物８を介して、第２層目の低抵抗多結晶
シリコン74が形成されている。したがつて、高抵抗素子
は第１層目の高抵抗多結晶シリコン11で構成され、容量
素子は第１層目の低抵抗部９と絶縁物８と第２層目の多
結晶シリコンの低抵抗部74で構成されている。本実施例
では容量素子に接地電位Vssを給電する方式であるが、
給電する電圧Vssに限定されることなく任意の電圧でよ
い。第20図は本実施例によるスタテイツク形メモリセル
のより詳細な断面溝構造を表わしている。同図で高抵抗
素子への給電部である低抵抗部75は電源電圧Vccに配線
となつている。第21図は本実施例によるスタテイツク形
メモリセルの平面レイアウト図である。同図で第１層目
の高抵抗多結晶シリコン21の両端には低抵抗部22,75が
形成されており、低抵抗部22上には第２層目の抵抗多結
晶シリコン27を対向電極とした容量素子が形成されてい
る。また低抵抗部75は電源電圧Vccの配線となつてい
る。第22図は、本実施例によるスタテイツク形メモリセ
ルの製造プロセスを示すものである。シリコン基板41内
にＰウエル42を形成し、Ｐウエル内にMOSトランジスタ
を形成し（第22図Ａ）、SiO247を形成するまでは第10図
（Ａ），（Ｂ）に示したプロセスと同じであるが、第１
層目の高抵抗多結晶シリコン49の両端にリンやヒ素等の
不純物を1018〜1021cm-3の濃度で添加し、低抵抗領域5
1,78を形成する（第22図Ｂ）。続いて、多結晶シリコン
49,51,78の表面を900〜1000℃の酸素雰囲気中で厚さ25
〜50nm熱酸化し、さらに厚さ５〜100nmのSi3N452と、厚
さ10〜1000nmの第２層目の多結晶シリコン79を被着し、
低抵抗化する（第22図Ｃ）。第２層目の多結晶シリコン
79のドライエツチングによる加工、SiO258の形成、コン
タクトホール59の形成、アルミニウム電極60の形成は第
10図（Ｇ），（Ｈ）と同じである。（第22図Ｄ）。
実施例７ 本実施例は高抵抗素子への電界効果の抑制の方法に関す
るものである。第23図は高抵抗素子に影響を与える電界
の効果を説明するものである。同図（Ａ）はスタテイツ
ク形メモリセルの高抵抗素子部の断面概略図であり、同
図（Ｂ）はその等価回路図である。同図（Ａ）で電源電
圧Vccは第２層目の高抵抗多結晶シリコン84の低抵抗部8
5に給電されるため、電流は第２層目の低抵抗部85から
第２層目の高抵抗多結晶シリコン84、第１層目の高抵抗
多結晶シリコン81を通り、第１層目の低抵抗部82に流れ
る。したがつて、第１層目の高抵抗多結晶シリコン81の
電位に比べ第２層目の高抵抗多結晶シリコン84の方が高
いため、第１層目の高抵抗多結晶シリコン81は、第２層
目の高抵抗多結晶シリコン84の電界の影響を受け、導電
性が変調される。このような電界効果をMOSトランジス
タの記号に類似した記法で表わしたのが同図（Ｂ）であ
り、第１層目の低抵抗部がソース、第２層目の低抵抗部
がドレイン、高抵抗部がゲートとなる。
第24図に示す実施例は上記電界効果を抑制するための１
実施例を示す構造図であり、第25図はその平面レイアウ
ト図である。第24図および第25図に示す実施例では第１
層目の低抵抗部82と第２層目の抵抗部85の距離ｄを大き
くし、高抵抗多結晶シリコンが電界の影響を受けない領
域を確保している。
第26図に示す実施例では第１層目の高抵抗多結晶シリコ
ン81と第２層目の高抵抗多結晶シリコン84の間のSiO291
を厚くし、電界効果を緩和している。第27図は第26図に
示す実施例の製造プロセスを示すものである。同図で、
MOSトランジスタを形成し、SiO247を被着し、コンタク
トホール48を形成し、第１層目の高抵抗多結晶シリコン
49を被着するまでの工程は第10図Ａ〜Ｃと同じである
（第27図Ａ）。本実施例では、第１層目の高抵抗多結晶
シリコン49の低抵抗部を形成する前に、第１層目高抵抗
多結晶シリコン49の高抵抗部とある領域上に厚さ50〜10
00nmのSiO292を形成し、このSiO292をマスクとして、リ
ンやヒ素の不純物50のイオン打ち込みを行ない低抵抗部
51,78を自己整合的に形成する（第27図Ｂ）。後の工程
は、第10図（Ｅ）〜（Ｈ）と同じである（第２図C,
D）。
実施例８ 本実施例は、第１層目の多結晶シリコンと第２層目の多
結晶シリコンの位置合わせズイによる容量素子の実効的
容量の低下を防止したものであり、容量の上部電極に接
地電位Vssまたは電源電圧の1/2の電位が印加されたもの
である。
第28図に示すように、本実施例では、第１層目の多結晶
シリコンと第２層目の多結晶シリコンを同時にエツチン
グすることにより、位置合わせズレが防止される。な
お、同図は本実施例における高抵抗素子および容量素子
部の製造プロセスを示しており、これについて説明す
る。まず第１層目の高抵抗多結晶シリコン93を被着し、
不純物をドープして低抵抗部94を形成する。上記第１層
目の多結晶シリコン膜94の表面を熱酸化し、さらにシリ
コン窒化膜95を被着する（第28図Ａ）。次にコンタクト
ホール96を形成し（第28図Ｂ）第２層目の高抵抗多結晶
シリコン97を被着し不純物をドープして低抵抗部98を形
成する（第28図Ｃ）。続いて、第１層目および第２層目
の多結晶シリコンを同時にドライエツチングにより加工
し、パターニングする（第28図Ｄ）。さらに、上記第２
層目の多結晶シリコン膜の低抵抗部98をエツチングによ
り分割し、容量素子のプレートと、高抵抗素子の電源電
圧Vcc給電部を形成する（第28図Ｅ）。
第29図は本実施例によるスタテイツク形メモリセルの断
面構造を示すものである。同図では第２層目の低抵抗多
結晶シリコン26,27には第１層目のアルミニウム配線31
が接続されている。データー線は第２層目のアルミニウ
ム配線62により形成れている。第30図は本実施例による
スタテイツク形メモリセルの平面レイアウト図を示すも
のである。同図では図の理解を助けるために、データ線
は省略している。第１層目の多結晶シリコン22,21と、
第２層目の多結晶シリコン25,26,27の輪郭は重なつてお
り、高集積のスタテイツク形メモリセルに適している。
実施例９ 本実施例は、実施例８のスタテイツク形メモリセルにお
いて容量上部電極に電源電圧を印加したものに関する。
第31図は本実施例によるスタテイツク形メモリの高抵抗
素子と容量素子部の製造プロセスを示すものである。以
下同図を用いて本実施例の製造プロセスを説明する。第
１層目の高抵抗多結晶シリコン93を被着してから、第２
層目の多結晶シリコン97,98を形成し、同時にドライエ
ツチングするまでの工程は、第28図Ａ〜Ｄと同じであ
る。本実施例では第１層目と第２層目の多結晶シリコン
の低抵抗部94,98を形成するための不純物ドープ用のマ
スクパターンは同一でよい。さらに、実施例７に示した
ように第２層目の多結晶シリコン膜の低抵抗部98をエツ
チングし分割する必要がない。第32図は本実施例による
スタテイツク形メモリセルの断面構造を表わすものであ
る。同図に示すように第２層目の多結晶シリコンの低抵
抗部67にはアルミニウムなどの金属電極31が接続されて
おり、電源電圧Vccが給電されている。第33図は本実施
例によるスタテイツク形メモリセルの平面レイアウト図
である。同図では第１層目多結晶シリコンの高抵抗部2
1、低抵抗部22と、第２層目多結晶シリコンの高抵抗部6
6、低抵抗部67は完全に重なつている。また、第２層目
の多結晶シリコンの低抵抗部22への給電はコンタクトホ
ール30を通してアルミニウム電極31により行なつてい
る。
以上説明したように本実施例では、第１層目の多結晶シ
リコンと、第２層目の多結晶シリコンは完全に重なつて
おり、マスク合わせズレによるレイアウト余裕が必要な
く、高集積のスタテイツク形メモリセルに適している。
実施例10 本実施例は第１層目の高抵抗多結晶シリコンと第２層目
の高抵抗多結晶シリコンの接続方法に関するものであ
る。この接続方法はメモリセルの面積の低減に有効であ
る。
第34図に示す方法はこれまでの実施例で述べた接続方法
であり、第１層目の高抵抗多結晶シリコン100上の絶縁
膜101上にコンタクトホール102を開け、第１層目の高抵
抗多結晶シリコン100と第２層目の高抵抗多結晶シリコ
ン103を接続する（第34図Ａ）。なお、コンタクトホー
ル102は第１層目の高抵抗多結晶シリコン100上に形成す
る必要はなく、同図（Ｂ）に示すように第１層目の高抵
抗多結晶シリコン100の端にかかるように形成してもよ
く、メモリセル面積を低減することができる。
本実施例は第35図に示すように、第１層目の高抵抗多結
晶シリコン100を加工し、絶縁物101を被着した後、第１
層目の高抵抗多結晶シリコン100と絶縁膜101を改めて同
時にエツチングすることにより、第１層目の高抵抗多結
晶シリコン100の側壁を露出し、第２層目の高抵抗103を
第１層目の高抵抗多結晶シリコン100の露出した側壁を
覆うようにして形成することにより、第１層目と第２層
目の高抵抗多結晶シリコン100,103を接続する。
第36図に示す実施例は、第１層目の高抵抗多結晶シリコ
ン100と絶縁物101と第２層目の高抵抗多結晶シリコン10
3の端部を改めて同時にエツチングすることにり、第１
層目と第２層目の高抵抗多結晶シリコン100,103の側壁
を露出し、側壁の低抵抗多結晶シリコンのサイドスペー
サ104を自己整合的に形成し、第１層目と第２層目の高
抵抗多結晶シリコン100,103をサイドスペーサを介して
接続する。
第37図に示す実施例では、第１層目の多結晶シリコン10
0、絶縁膜101、第２層目の多結晶シリコン103をそれぞ
れ形成した後、第１層目の多結晶シリコン100に達する
ようなコンタクトホールを形成し、自己整合的に低抵抗
多結晶シリコン105をコンタクトホール内に埋め込むこ
とにより、第１層目と、第２層目の高抵抗多結晶シリコ
ン100,103が埋め込んだ低抵抗多結晶シリコン105を介し
て接続される。
第38図に示す実施例は、絶縁膜101に形成したコンタク
トホールからイオン打ち込み法等で第１層目の高抵抗多
結晶シリコン100に低抵抗部106を形成するため、第２層
目の高抵抗多結晶シリコン103とオーミツク接続を得る
ことができる。なお、第１層目の高抵抗多結晶シリコン
と第２層目の高抵抗多結晶シリコンをオーミツク接続す
るには、第１層目の多結晶シリコンの第２層目の高抵抗
多結晶シリコンと接続する部分に予め低抵抗部を形成し
てもよい。
実施例11 本実施例は容量素子の対向電極を形成している第２層目
の低抵抗多結晶シリコンと同一の層を用いて第１層目の
高抵抗多結晶シリコンへの給電を行なうスタテイツクメ
モリセルに関する。
第39図は本実施例によるスタテイツク形メモリセルの断
面構造を示すものである。同図の実施例では高抵抗素子
は第１層目の高抵抗多結晶シリコン21だけで形成されて
おり、かつ第１層目の高抵抗多結晶シリコン21の端部に
は低抵抗部22が形成され容量素子の下層電極を構成して
いる。また、第２層目の抵抗多結晶シリコンは上記容量
素子の上層電極27を構成しており、かつ第１層目の高抵
抗多結晶シリコン21への給電のための電極109も兼ねて
おり、第２層目の低抵抗多結晶シリコンの低抵抗部27に
は電流電圧Vccや接地電位Vssや、その中間の電位等任意
の電圧Ｖが印加され、低抵抗部109には電源電圧Vccが印
加されている。なお、第１層目多結晶シリコンの低抵抗
部22は、オフトリソグラフイにより不純物領域を限定し
て形成してもよいが、MOSトランジスタのソース・ドレ
イン拡散層15からの熱処理による不純物の再拡散を利用
し低抵抗部22を形成しても良い。この場合第１層目の多
結晶シリコンの高抵抗部21と低抵抗部22を形成するため
の工程およびホトマスクを必要とせず、製造工程がより
簡単になる。なお、第２層目の低抵抗多結晶シリコン2
7,109は多結晶シリコンでなくでも良く、アルミニウム
などの金属電極でも良い。
第40図に示す実施例では第２層目の多結晶シリコンの低
抵抗部109下の第１層目の高抵抗多結晶シリコン21に低
抵抗部75を形成したもので、上記実施例と同様にオフソ
グラフイにより不純物領域を限定して形成してもよい
が、第２層目の多結晶シリコンの低抵抗部109からの熱
処理による不純物の再拡散を利用して低抵抗部75を形成
することもできる。
実施例12 本実施例は実施例６ならびに実施例11に記載した第１層
目の多結晶シリコンだけに高抵抗素子を形成するスタテ
イツク形MOSメモリセルにおいて、電気的に安定な高抵
抗素子を提供する構造に関するものである。
第41図は本実施例によるスタテイツク形MOSメモリの断
面構造を表わすものである。同図で高抵抗素子が第１層
目の高抵抗多結晶シリコン21だけで形成されていること
は実施例６と同じであるが、第１層目の高抵抗多結晶シ
リコン21の両端に形成される低抵抗多結晶シリコン22,7
5のうち75が電源電圧Vccの供給のための配線を兼ねてい
ることが異なる。さらに、第２層目の低抵抗多結晶シリ
コン27は、第１層目の低抵抗多結晶シリコン22と、絶縁
膜23を介して容量素子を形成しており接地電位Vssとな
つているため第２層目の低抵抗多結晶シリコン27を第１
層目の高抵抗多結晶シリコン21の上部に重なるように延
長して形成することにより第１層目の高抵抗多結晶シリ
コン21によつて形成される高抵抗素子21を電気的にシー
ルドすることができる。したがつて第１層目の高抵抗多
結晶シリコン21により形成した高抵抗素子は雑音や上層
部からの電界効果による抵抗値の変動が少なく電気的に
安定した抵抗値を提供することができる。
また、上記実施例では第１層目と第２層目の多結晶シリ
コンをそれぞれ独立に加工しているが、第１層目と第２
層目の多結晶シリコンのパターンを同じにすることも可
能で、この場合第１層目の多結晶シリコン21,22,75と絶
縁膜23と第２層目の多結晶シリコン27を同時にドライエ
ツチングすることにより製造工程が簡単になり、さらに
第１層目の低抵抗多結晶シリコン22と第２層目の低抵抗
多結晶シリコン27の合わせずれによる静電容量値の低下
を防止することができる。次に、第１層目の低抵抗多結
晶シリコン75と第２層目の低抵抗多結晶シリコン27への
給電方法を第42図を用いて説明する。同図はメモリに給
電するためにメモリ部周辺に形成したアルミニウム等の
金属電極との接続部の断面構造図を示すものである。同
図で第１層目の低抵抗多結晶シリコン23はシリコン基板
14内に形成された高濃度不純物拡散層15に接続されてい
る。また給電のためのアルミニウム等の金属電極31,3
1′は絶縁膜28,19,17に形成されたコンタクトホールを
通して、それぞれ第２層目の低抵抗多結晶シリコン27お
よびシリコン基板14内に形成された高濃度不純物拡散層
15に接続されており、前者には接地電位Vss、後者には
高濃度不純物拡散層15を介して電源電圧Vccが給電され
ている。
実施例13 本実施例は高抵抗素子を設けずに４つのMOSトランジス
タと２つの容量素子により構成されるダイナミツク動作
形のメモリセルに関する。
第43図は本実施例による４つのMOSトランジスタT9，
T10，T11，T12と２つの容量素子C1，C2を用いたダイナ
ミツクメモリセルの等価回路図を示す。フリツリフロツ
プを構成している２つのMOSトランジスタT9，T10のドレ
インには電源電圧Vccが印加されており、容量素子C1，C
2の充放電によりダイナミツク動作を行なう。
第44図は本実施例によるダイナミツクMOSメモリセルの
断面構造を表わすものである。第44図において第１層目
の多結晶シリコン22および第２層目の多結晶シリコン27
はリンなどの不純物を高濃度に添加して低抵抗化してお
り、それぞれ容量素子の下部および上部電極を構成して
いる。上記容量素子は、MOSトランジスタのソース・ド
レイン領域15に接続されており、電荷の充放電により情
報が記憶される。
第45図は本実施例によるダイナミツクMOSメモリセルの
平面レイアウト図である。同図で第１層目の低抵抗多結
晶シリコン22と、第２層目の低抵抗多結晶シリコン27
は、それぞれ容量素子の下層、上層電極を構成してい
る。なお、第２層目の低抵抗多結晶シリコン27には接地
電位Vssが供給され、グランド線としての配線を兼ねる
こともできる。本実施例では高抵抗素子を設けていない
ためにメモリセル上の容量素子部の面積を大きくするこ
とができ、ソフトエラー率の少ないダイナミツクメモリ
セルを提供できる。
〔発明の効果〕
以上述べたように、本発明によれば、高集積化が可能
で、しかもα線によるソフトエラーの耐性が高いスタテ
イツク形メモリセルが実現できる。
【図面の簡単な説明】
第１図および第２図はの本発明の構成を示すための模式
図、第３図は従来のスタテイツク形メモリセルの等価回
路図、第４図は従来のスタテイツク形メモリセルの高抵
抗素子部の断面構造図、第５図，第７図，第13図，第43
図は本発明によるスタテイツク形メモリセルの等価回路
図、第８図，第11図，第12図，第14図，第17図，第19
図，第20図，第23図A,第24図，第26図，第29図，第32
図，第34図，第35図，第36図，第37図，第38図，第39
図，第40図，第41図，第42図，第44図は本発明による実
施例の断面構造図、第６図はスタテイツク形メモリセル
のソフトエラー率の特性図、第９図、第15図，第21図，
第25図，第30図，第33図，第45図は本発明の実施例の平
面図、第10図，第16図，第18図，第22図，第27図，第28
図，第31図は本発明の実施例の製作工程図、第23図
（Ｂ）は本発明による高抵抗素子の等価回路図。 １…ワード線、２…データ線、3,14,41…シリコン基
板、5,18,45…ゲート電極、6,8,16,17,19,23,28,43,44,
47,52,58,61,80,83,91,92,95,99,101…絶縁膜、9,9′,2
2,51,73,75,78,82,94,106…第１層目多結晶シリコンの
低抵抗部、11,21,49,81,93,100…第１層目の高抵抗多結
晶シリコン、10,13,26,27,56,57,67,74,79,85,98,109…
第２層目多結晶シリコンの低抵抗部、12,25,54,66,84,9
7,103…第２層目の高抵抗多結晶シリコン、4,15…ソー
ス・ドレイン拡散層領域、42…Ｐ形ウエル、46…ｎ形領
域、29…ドレイン拡散層領域、7,20,24,30,30′,48,53,
59,88,96,102…コンタクトホール、31,31′,60,62,63,6
4,65…金属電極、50,55…不純物、71,71′,72…シリサ
イド膜、104,105…低抵抗多結晶シリコン。
フロントページの続き (72)発明者 湊 修 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 下東 勝博 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 増原 利明 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上にメモリセルを具備してな
    り、該メモリセルを構成するMOSトランジスタのゲート
    電極上には第１の絶縁膜が形成され、 該第１の絶縁膜上には第１の多結晶シリコンが形成さ
    れ、 該第１の多結晶シリコン上には第２の絶縁膜が形成さ
    れ、 該第２の絶縁膜上には第２の多結晶シリコンが形成され
    てなり、 上記第１の多結晶シリコンは、高抵抗領域と該高抵抗領
    域の一端に接続された低抵抗領域とを少なくとも含んで
    なり、 上記第１の多結晶シリコンの上記低抵抗領域は上記メモ
    リセルの蓄積ノードを構成する上記MOSトランジスタの
    ドレインと接続され、 上記第１の多結晶シリコンの上記低抵抗領域とその上部
    の上記第２の絶縁膜および上記第２の多結晶シリコンと
    は容量素子を形成し、 上記高抵抗領域の他端には動作電位が供給されることに
    よって、上記第１の多結晶シリコンの上記一端と上記他
    端との間は上記メモリセルの負荷抵抗を形成してなるこ
    とを特徴とする半導体装置。
  2. 【請求項２】上記第１の多結晶シリコンの上記高抵抗領
    域上には上記第２の絶縁膜を介して上記第２の多結晶シ
    リコンの高抵抗領域が延在し、 上記第２の多結晶シリコンの上記高抵抗領域と上記第１
    の多結晶シリコンの上記高抵抗領域とが上記第２の絶縁
    膜に形成されたコンタクトホールを介して相互に接続さ
    れることにより、上記第２の多結晶シリコンの上記高抵
    抗領域と上記第１の多結晶シリコンの上記高抵抗領域と
    は折れ曲った形状の高抵抗体を形成し、 該折れ曲った形状の高抵抗体は、上記メモリセルの負荷
    抵抗を形成してなることを特徴とする特許請求の範囲第
    １項記載の半導体装置。
  3. 【請求項３】上記第１の多結晶シリコンの上記高抵抗領
    域の上記多端に他の低抵抗領域が形成され、該他の低抵
    抗領域に上記動作電位が供給されることを特徴とする特
    許請求の範囲第１項記載の半導体装置。
  4. 【請求項４】上記メモリセルはスタテイツク形メモリセ
    ルであり、 該スタテイツク形メモリセルは、二つの駆動MOSトラン
    ジスタと、二つの転送MOSトランジスタと、二つの負荷
    抵抗によって構成され、 上記転送MOSトランジスタのゲートはワード線に接続さ
    れ、 上記駆動MOSトランジスタのドレインは上記転送MOSトラ
    ンジスタのソース・ドレイン経路を介してデータ線に接
    続され、 上記駆動MOSトランジスタの上記ドレインは上記負荷抵
    抗の一端にそれぞれ接続され、 上記負荷抵抗の他端は第１動作電位点に接続され、 上記駆動MOSトランジスタのソースは第２動作電位点に
    接続され、 上記駆動MOSトランジスタの上記ドレインは上記負荷抵
    抗の上記一端に接続されてなることを特徴とする特許請
    求の範囲第１項から第３項のいずれかに記載の半導体装
    置。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0789569B2 (ja) * 1986-03-26 1995-09-27 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPH0828428B2 (ja) * 1986-09-24 1996-03-21 日本電気株式会社 スタテイツク型半導体メモリ
US5155058A (en) * 1986-11-07 1992-10-13 Canon Kabushiki Kaisha Method of making semiconductor memory device
KR920005632B1 (ko) * 1987-03-20 1992-07-10 가부시기가이샤 히다찌세이사꾸쇼 다층 산화 실리콘 질화 실리콘 유전체의 반도체장치 및 그의 제조방법
JPS63258062A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置
US4984200A (en) * 1987-11-30 1991-01-08 Hitachi, Ltd. Semiconductor circuit device having a plurality of SRAM type memory cell arrangement
US5254870A (en) * 1988-05-07 1993-10-19 Seiko Epson Corporation Static random access memory having memory cells with electric field shielding for cell load resistances
JP2680849B2 (ja) * 1988-08-29 1997-11-19 オリンパス光学工業株式会社 三次元メモリ素子およびその制御方法
US5349206A (en) * 1988-11-10 1994-09-20 Seiko Epson Corporation Integrated memory circuit with high density load elements
JP2829992B2 (ja) * 1988-11-10 1998-12-02 セイコーエプソン株式会社 半導体装置
US5196233A (en) * 1989-01-18 1993-03-23 Sgs-Thomson Microelectronics, Inc. Method for fabricating semiconductor circuits
US5801396A (en) * 1989-01-18 1998-09-01 Stmicroelectronics, Inc. Inverted field-effect device with polycrystalline silicon/germanium channel
JPH0691189B2 (ja) * 1989-02-20 1994-11-14 株式会社東芝 半導体装置およびその製造方法
JP2755781B2 (ja) * 1990-04-23 1998-05-25 株式会社東芝 半導体記憶装置およびその製造方法
JP2557553B2 (ja) * 1990-05-28 1996-11-27 株式会社東芝 スタティック型半導体メモリ
KR930007194B1 (ko) * 1990-08-14 1993-07-31 삼성전자 주식회사 반도체 장치 및 그 제조방법
JP2599495B2 (ja) * 1990-09-05 1997-04-09 シャープ株式会社 半導体装置の製造方法
JP2936704B2 (ja) * 1990-11-27 1999-08-23 ソニー株式会社 半導体メモリ
US5514615A (en) * 1991-03-20 1996-05-07 Fujitsu Limited Method of producing a semiconductor memory device having thin film transistor load
US5521859A (en) * 1991-03-20 1996-05-28 Fujitsu Limited Semiconductor memory device having thin film transistor and method of producing the same
DE69230625T2 (de) * 1991-03-20 2000-05-31 Fujitsu Ltd., Kawasaki Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben
JP3214004B2 (ja) * 1991-12-17 2001-10-02 ソニー株式会社 半導体メモリ装置及びその製法
JPH05235304A (ja) * 1992-02-25 1993-09-10 Sony Corp Ｔｆｔ負荷型ｓｒａｍ
JP2665644B2 (ja) * 1992-08-11 1997-10-22 三菱電機株式会社 半導体記憶装置
KR100305123B1 (ko) * 1992-12-11 2001-11-22 비센트 비.인그라시아, 알크 엠 아헨 정적랜덤액세스메모리셀및이를포함하는반도체장치
US5377139A (en) * 1992-12-11 1994-12-27 Motorola, Inc. Process forming an integrated circuit
JP2518133B2 (ja) * 1993-02-12 1996-07-24 日本電気株式会社 スタティック型半導体記憶装置
US5452246A (en) * 1993-06-02 1995-09-19 Fujitsu Limited Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size
US5442225A (en) * 1993-08-13 1995-08-15 Lsi Logic Corporation Integrated circuit having interconnects with ringing suppressing elements
US5541427A (en) * 1993-12-03 1996-07-30 International Business Machines Corporation SRAM cell with capacitor
JP2689923B2 (ja) * 1994-11-11 1997-12-10 日本電気株式会社 半導体装置およびその製造方法
JPH08250605A (ja) * 1995-03-07 1996-09-27 Hitachi Ltd 半導体集積回路装置
US5700707A (en) * 1996-06-13 1997-12-23 Chartered Semiconductor Manufacturing Pte Ltd. Method of manufacturing SRAM cell structure having a tunnel oxide capacitor
KR100234361B1 (ko) * 1996-06-17 1999-12-15 윤종용 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
JPH1126604A (ja) 1997-07-03 1999-01-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6040596A (en) * 1997-07-22 2000-03-21 Samsung Electronics Co., Ltd. Dynamic random access memory devices having improved peripheral circuit resistors therein
JPH11220040A (ja) * 1998-02-02 1999-08-10 Mitsubishi Electric Corp スタティック半導体記憶装置
FR2793939B1 (fr) * 1999-05-19 2004-01-02 St Microelectronics Sa Cellule memoire a faible consommation
US7078306B1 (en) 2003-03-24 2006-07-18 Integrated Device Technology, Inc. Method for forming a thin film resistor structure
US6992916B2 (en) * 2003-06-13 2006-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
US7486541B2 (en) * 2003-06-13 2009-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive cell structure for reducing soft error rate
US7921400B1 (en) 2005-07-20 2011-04-05 Integrated Device Technology, Inc. Method for forming integrated circuit device using cell library with soft error resistant logic cells
US20070096260A1 (en) * 2005-10-28 2007-05-03 International Business Machines Corporation Reduced parasitic and high value resistor and method of manufacture
KR101562969B1 (ko) * 2009-03-03 2015-10-26 삼성전자주식회사 반도체 장치
US9490241B2 (en) * 2011-07-08 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a first inverter and a second inverter
KR101641055B1 (ko) * 2015-06-22 2016-07-20 삼성전자주식회사 반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4240097A (en) * 1977-05-31 1980-12-16 Texas Instruments Incorporated Field-effect transistor structure in multilevel polycrystalline silicon
DE3163340D1 (en) * 1980-01-29 1984-06-07 Nec Corp Semiconductor device
US4641165A (en) * 1982-04-28 1987-02-03 Tokyo Shibaura Denki Kabushiki Kaisha Dynamic memory device with an RC circuit for inhibiting the effects of alpha particle radiation
US4543595A (en) * 1982-05-20 1985-09-24 Fairchild Camera And Instrument Corporation Bipolar memory cell
US4532609A (en) * 1982-06-15 1985-07-30 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory device

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