JPH0458526A - ポリサイド素子の形成方法 - Google Patents
ポリサイド素子の形成方法Info
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- JPH0458526A JPH0458526A JP17113190A JP17113190A JPH0458526A JP H0458526 A JPH0458526 A JP H0458526A JP 17113190 A JP17113190 A JP 17113190A JP 17113190 A JP17113190 A JP 17113190A JP H0458526 A JPH0458526 A JP H0458526A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート電極や配線として使用される際に好適
な、ポリシリコン膜（半導体膜）とメタルシリサイド膜
（金属膜）との多層構造からなるポリサイド素子に関す
る。
な、ポリシリコン膜（半導体膜）とメタルシリサイド膜
（金属膜）との多層構造からなるポリサイド素子に関す
る。
従来、低抵抗なゲート電極、配線を形成する際に好適な
ものとして、ポリサイド構造が用いられている。このポ
リサイド構造は、−ｇに、Ｎ型又はＰ型の不純物元素が
導入されることにより低抵抗化した多結晶シリコン膜（
半導体膜）と、さらに低抵抗な単体の金属膜又はメタル
シリサイドの金属膜との二層構造を有している。
ものとして、ポリサイド構造が用いられている。このポ
リサイド構造は、−ｇに、Ｎ型又はＰ型の不純物元素が
導入されることにより低抵抗化した多結晶シリコン膜（
半導体膜）と、さらに低抵抗な単体の金属膜又はメタル
シリサイドの金属膜との二層構造を有している。
前記ポリサイド構造を有する素子は、例えば、ＳｉＨ４
ガス等を用いてＣＶＤ法等により多結晶シリコンを半導
体基板の絶縁膜上に成膜し、次いで、前記多結晶シリコ
ン膜にＮ型又はＰ型の不純物、例えば、ｐｏｃｚｚ等を
用いてＰをドーピングして低抵抗化し、この上に、さら
に低抵抗なメタルシリサイド膜をＣＶＤ法等で成膜して
、ポリサイド構造を形成し、その後、所望形状に選択的
にバターニングして形成される。
ガス等を用いてＣＶＤ法等により多結晶シリコンを半導
体基板の絶縁膜上に成膜し、次いで、前記多結晶シリコ
ン膜にＮ型又はＰ型の不純物、例えば、ｐｏｃｚｚ等を
用いてＰをドーピングして低抵抗化し、この上に、さら
に低抵抗なメタルシリサイド膜をＣＶＤ法等で成膜して
、ポリサイド構造を形成し、その後、所望形状に選択的
にバターニングして形成される。
しかしながら、このようなポリサイド素子の形成方法に
は、ポリサイド素子が形成された後に行う種々の熱処理
、その他の工程中に、多結晶シリコン膜とメタルシリサ
イド膜との界面において、両者の膜の剥がれが生じ易い
という問題があった。
は、ポリサイド素子が形成された後に行う種々の熱処理
、その他の工程中に、多結晶シリコン膜とメタルシリサ
イド膜との界面において、両者の膜の剥がれが生じ易い
という問題があった。
そこで、このような界面での剥がれの発生を防止するた
めの従来例として、例えば、特開昭６１−１８１１５０
号、特開昭６３−３７６６５号に開示された従来例が存
在する。
めの従来例として、例えば、特開昭６１−１８１１５０
号、特開昭６３−３７６６５号に開示された従来例が存
在する。
前者の従来例は、基板上に被覆した金属シリサイド膜に
予め設定したドーズ量のイオンを、設定したエネルギー
で注入し、金属シリイド膜の引張応力を減少させること
により膜の密着性を向上するものであり、後者の従来例
は、ポリシリコン膜と金属シリサイド膜との間に高純度
のポリシリコン膜を形成して接合面での接着力を強（し
、剥離の減少を図ることを内容とするものである。
予め設定したドーズ量のイオンを、設定したエネルギー
で注入し、金属シリイド膜の引張応力を減少させること
により膜の密着性を向上するものであり、後者の従来例
は、ポリシリコン膜と金属シリサイド膜との間に高純度
のポリシリコン膜を形成して接合面での接着力を強（し
、剥離の減少を図ることを内容とするものである。
前記側がれの原因の一つとして、前各従来例において配
慮がない、多結晶シリコン膜とメタルシリサイド膜との
界面に発生する酸化膜が挙げられる。この酸化膜は、両
者の界面における密着性を低下させるため、剥がれの原
因となる。この酸化膜は、ポリシリコンの自然酸化によ
って簡単、且つ常時発生し易いものであり、また、熱処
理によって著しく成長する。従って、この酸化膜を極力
低減しないかぎり、接合面での剥がれを防止することは
困難である。
慮がない、多結晶シリコン膜とメタルシリサイド膜との
界面に発生する酸化膜が挙げられる。この酸化膜は、両
者の界面における密着性を低下させるため、剥がれの原
因となる。この酸化膜は、ポリシリコンの自然酸化によ
って簡単、且つ常時発生し易いものであり、また、熱処
理によって著しく成長する。従って、この酸化膜を極力
低減しないかぎり、接合面での剥がれを防止することは
困難である。
そこで、ポリシリコン膜形成後、メタルシリサイド膜形
成前にこの自然酸化膜を除去する方法熱処理温度を８０
０°Ｃ以下に制限する方法等が採られている。
成前にこの自然酸化膜を除去する方法熱処理温度を８０
０°Ｃ以下に制限する方法等が採られている。
しかしながら、前者の方法では自然酸化膜を除去するた
めの工程を新たに付加することが必要となる。しかも、
この工程の最中にも新たな自然酸化膜が簡単、且つ直ち
に発生する震れもある。
めの工程を新たに付加することが必要となる。しかも、
この工程の最中にも新たな自然酸化膜が簡単、且つ直ち
に発生する震れもある。
また、後者の方法では、熱処理温度を低下するだけでは
酸化膜を完全に除去することが困難である。
酸化膜を完全に除去することが困難である。
そこで、この発明は、このような課題を解決するために
、酸化膜を除去するための工程を付加することなく、ポ
リシリコン膜とメタルシリサイド膜との界面で自然酸化
膜の発生を防止し、両者の接着力を向上したポリサイド
素子の形成方法を提供することを目的とするものである
。
、酸化膜を除去するための工程を付加することなく、ポ
リシリコン膜とメタルシリサイド膜との界面で自然酸化
膜の発生を防止し、両者の接着力を向上したポリサイド
素子の形成方法を提供することを目的とするものである
。
（課題を解決するための手段〕
この目的を達成するために本発明は、ポリシリコン膜を
形成する工程と、シリサイド膜を形成する工程とを有し
、前記ポリシリコン膜と前記シリサイド膜との多層構造
を有するポリサイド素子の形成方法において、前記ポリ
シリコン膜及び／又は前記シリサイド膜に希土類元素を
導入する工程を有するポリサイド素子の形成方法である
ことを特徴とするものである。
形成する工程と、シリサイド膜を形成する工程とを有し
、前記ポリシリコン膜と前記シリサイド膜との多層構造
を有するポリサイド素子の形成方法において、前記ポリ
シリコン膜及び／又は前記シリサイド膜に希土類元素を
導入する工程を有するポリサイド素子の形成方法である
ことを特徴とするものである。
この発明に係わるポリサイド素子の形成方法によれば、
ポリシリコン膜及び／又は前記ポリシリコン膜上に形成
したシリサイド膜に希土類元素を導入することで、当該
ポリシリコン膜とシリサイド膜との界面に発生する自然
酸化膜を還元することができる。即ち、希土類元素は酸
素との親和力が非常に強いため、自然酸化膜（ＳｉＯ□
）の酸素元素と結合して前記ポリシリコン膜及び／又は
シリサイド膜中を拡散し、希土類金属酸化物となる。こ
の結果、前記ポリシリコン膜とシリサイド膜との界面の
自然酸化膜を直ちに還元して界面の密着性を向上するこ
とができ、両者の剥がれを防止することができる。
ポリシリコン膜及び／又は前記ポリシリコン膜上に形成
したシリサイド膜に希土類元素を導入することで、当該
ポリシリコン膜とシリサイド膜との界面に発生する自然
酸化膜を還元することができる。即ち、希土類元素は酸
素との親和力が非常に強いため、自然酸化膜（ＳｉＯ□
）の酸素元素と結合して前記ポリシリコン膜及び／又は
シリサイド膜中を拡散し、希土類金属酸化物となる。こ
の結果、前記ポリシリコン膜とシリサイド膜との界面の
自然酸化膜を直ちに還元して界面の密着性を向上するこ
とができ、両者の剥がれを防止することができる。
次に本発明の一実施例について、図面に基づいて説明す
る。
る。
第１図は、ポリサイドゲート電極の製造工程を示す工程
断面図である。
断面図である。
第１図（１）の工程では、ウェハ１上にＣＶＤ法により
ゲート酸化膜２を形成する。その後、Ｓ Ｉ Ｈ４を用
いてＣＶＤ法（６２０°Ｃ）で多結晶シリコン膜３を２
０００人の厚さに成膜する。
ゲート酸化膜２を形成する。その後、Ｓ Ｉ Ｈ４を用
いてＣＶＤ法（６２０°Ｃ）で多結晶シリコン膜３を２
０００人の厚さに成膜する。
次に第１図（２）の工程では、第１図（１）の工程で得
た多結晶シリコン膜３の全面に不純物としてＰをドーピ
ングして低抵抗化した多結晶シリコン膜３を形成する。
た多結晶シリコン膜３の全面に不純物としてＰをドーピ
ングして低抵抗化した多結晶シリコン膜３を形成する。
次いで、第１図（３）の工程では、第１図（２）の工程
で得たＰがドープされた多結晶シリコン膜３上に希土類
元素であるＣｅを０．０１重量％含むＷＳｉ膜４をスパ
ッタリング法で２０００人の厚さに成膜する。その後、
８００℃で２０分間熱処理を行う。この熱処理を利用し
て、第１図（３）の工程で成膜したＷＳｉ膜４を低抵抗
化する。
で得たＰがドープされた多結晶シリコン膜３上に希土類
元素であるＣｅを０．０１重量％含むＷＳｉ膜４をスパ
ッタリング法で２０００人の厚さに成膜する。その後、
８００℃で２０分間熱処理を行う。この熱処理を利用し
て、第１図（３）の工程で成膜したＷＳｉ膜４を低抵抗
化する。
この熱処理の際、前記Ｃｅは酸素との親和力が非常に強
いので、Ｐドープ多結晶シリコン膜３とＷＳｉ膜４との
界面に存在する自然酸化Ｗ（Ｓｉ０２）を還元する。還
元で生じた酸素は、ＷＳｉＳｉ中に拡散し希土類金属酸
化物となる。この結果、Ｐドープ多結晶シリコン膜３と
ＷＳｉ膜４との密着性を向上することができる。
いので、Ｐドープ多結晶シリコン膜３とＷＳｉ膜４との
界面に存在する自然酸化Ｗ（Ｓｉ０２）を還元する。還
元で生じた酸素は、ＷＳｉＳｉ中に拡散し希土類金属酸
化物となる。この結果、Ｐドープ多結晶シリコン膜３と
ＷＳｉ膜４との密着性を向上することができる。
次に、第１図（４）の工程では、第１図（３）の工程で
得たウェハ１を選択的にバターニングし、パターニング
領域以外をエツチング除去して、所望の形状のゲート電
極を得た。
得たウェハ１を選択的にバターニングし、パターニング
領域以外をエツチング除去して、所望の形状のゲート電
極を得た。
その後、ソース・ドレインを形成することで、ＭＯＳＦ
ＥＴを製造することができる。
ＥＴを製造することができる。
以上のように、界面に生じた酸化膜を除去する工程を経
なくても、多結晶シリコン膜とメタルシリサイド膜との
界面での剥がれが非常に少ない良好なポリサイドゲート
電極を得た。
なくても、多結晶シリコン膜とメタルシリサイド膜との
界面での剥がれが非常に少ない良好なポリサイドゲート
電極を得た。
次に、本発明に係るポリサイドゲート電極（発明品）及
び従来の製造方法（希土類元素を導入しない以外は第１
図と同じ条件）で得たポリサイドゲート電極（従来品）
について、多結晶シリコン膜とメタルシリサイド膜との
界面での剥がれの状態を顕微鏡を用いて観察した。この
結果を第１表に示す。
び従来の製造方法（希土類元素を導入しない以外は第１
図と同じ条件）で得たポリサイドゲート電極（従来品）
について、多結晶シリコン膜とメタルシリサイド膜との
界面での剥がれの状態を顕微鏡を用いて観察した。この
結果を第１表に示す。
第１表
発明品は従来品に比べ、剥がれ発生率が大幅に低下して
いた。
いた。
本実施例では、ポリサイドゲート電極の形成方法につい
て説明したが、ポリサイド配線等の形成方法に用いても
同様の効果が得られる。
て説明したが、ポリサイド配線等の形成方法に用いても
同様の効果が得られる。
なお、本実施例では、第１図（１）の工程で、多結晶シ
リコン膜３を成膜したが１．この代わりにアモルファス
構造のシリコン膜を成膜しても良い。このアモルファス
構造のシリコン膜を成膜することで、第１図（３）の工
程で行う熱処理の際、アモルファス構造のシリコン膜が
多結晶化し、体積収縮を起こす。このため、ＷＳｉ膜の
体積収縮を相殺し、多結晶シリコン膜とＷＳｉ膜との界
面に歪みが生じることを防ぎ、両者の接着をより強化す
ることができる。
リコン膜３を成膜したが１．この代わりにアモルファス
構造のシリコン膜を成膜しても良い。このアモルファス
構造のシリコン膜を成膜することで、第１図（３）の工
程で行う熱処理の際、アモルファス構造のシリコン膜が
多結晶化し、体積収縮を起こす。このため、ＷＳｉ膜の
体積収縮を相殺し、多結晶シリコン膜とＷＳｉ膜との界
面に歪みが生じることを防ぎ、両者の接着をより強化す
ることができる。
また、本実施例では、ポリシリコン膜及び／又はメタル
シリサイド膜への希土類元素の導入方法として、予めメ
タルシリサイド膜にＣｅを含有させたが、ポリシリコン
膜の方に予めＣｅを含有させても良い。また、ポリシリ
コン膜及びメタルシリサイド膜の両方にＣｅを含有させ
ても良い。
シリサイド膜への希土類元素の導入方法として、予めメ
タルシリサイド膜にＣｅを含有させたが、ポリシリコン
膜の方に予めＣｅを含有させても良い。また、ポリシリ
コン膜及びメタルシリサイド膜の両方にＣｅを含有させ
ても良い。
そして、本実施例では、第１図（３）の工程で、Ｃｅを
０．０１重量％含ませたＷＳｉ膜４を成膜したが、Ｃｅ
の含有量は、メタルシリサイド膜に対して０゜００２〜
０．０５重量％の範囲内で変更することができる。
０．０１重量％含ませたＷＳｉ膜４を成膜したが、Ｃｅ
の含有量は、メタルシリサイド膜に対して０゜００２〜
０．０５重量％の範囲内で変更することができる。
また、本実施例では、第１図（３）の工程でＣｅを含む
ＷＳｉ膜を形成したが、この代わりに希土類元素を含ま
ないＷＳｉ膜を本実施例と同じ方法でＰがドープされた
多結晶シリコン膜３上に成膜し、その後、Ｃｅを当該Ｗ
Ｓｉ膜及び／又はＰがドープされた多結晶シリコンＭ３
にイオン注入しても良い。
ＷＳｉ膜を形成したが、この代わりに希土類元素を含ま
ないＷＳｉ膜を本実施例と同じ方法でＰがドープされた
多結晶シリコン膜３上に成膜し、その後、Ｃｅを当該Ｗ
Ｓｉ膜及び／又はＰがドープされた多結晶シリコンＭ３
にイオン注入しても良い。
なお、本実施例では、半導体としてシリコンを用いたが
、ゲルマニウム等の他の半導体を用いても良い。
、ゲルマニウム等の他の半導体を用いても良い。
そして、メタルシリサイド膜としてＷＳｉを用いたが、
この他、ＭｏＳｉ、ＴｉＳｉ等を用いても良い。また、
金属膜を成膜しても良い。この金属としては、Ｍｏ、Ｔ
ｉ、Ｗ等を用いることができる。
この他、ＭｏＳｉ、ＴｉＳｉ等を用いても良い。また、
金属膜を成膜しても良い。この金属としては、Ｍｏ、Ｔ
ｉ、Ｗ等を用いることができる。
また、希土類元素としてＣｅを用いたが、Ｌａ。
Ｎｄ、Ｓｃ、Ｙ、及びランタノイド（原子番号５７〜７
１）等を用いても良く、また、２種以上を同時に用いて
も良い。そして、ポリシリコン膜及び／又は前記シリサ
イド膜に導入する量は、０．００２〜０．０５重量％と
することが望ましい。
１）等を用いても良く、また、２種以上を同時に用いて
も良い。そして、ポリシリコン膜及び／又は前記シリサ
イド膜に導入する量は、０．００２〜０．０５重量％と
することが望ましい。
そして、多結晶シリコン膜に導入する不純物としてＰを
用いたがＢ、Ａｓ等、他のＮ型又はＰ型不純物を用いて
も良い。
用いたがＢ、Ａｓ等、他のＮ型又はＰ型不純物を用いて
も良い。
以上説明したように本発明に係わるポリサイド素子の形
成方法によれば、ポリシリコン膜及び／又はシリサイド
膜に希土類元素を導入することで、前記希土類元素の還
元性により、当該ポリシリコン膜とシリサイド膜との界
面に存在する自然酸化膜を還元することができる。この
結果、界面に発生した酸化物を除去するための工程を経
なくても、前記ポリシリコン膜とシリサイド膜との密着
性が向上し、両者の界面での剥がれのないポリサイド素
子を簡単に擢供できる。従って、信顛性の高いポリサイ
ド素子の形成方法を焚供することができる。
成方法によれば、ポリシリコン膜及び／又はシリサイド
膜に希土類元素を導入することで、前記希土類元素の還
元性により、当該ポリシリコン膜とシリサイド膜との界
面に存在する自然酸化膜を還元することができる。この
結果、界面に発生した酸化物を除去するための工程を経
なくても、前記ポリシリコン膜とシリサイド膜との密着
性が向上し、両者の界面での剥がれのないポリサイド素
子を簡単に擢供できる。従って、信顛性の高いポリサイ
ド素子の形成方法を焚供することができる。
第１図は、本発明の一実施例に係るポリサイドゲート電
極の製造工程の断面図を示す。 図中、３は多結晶シリコン膜及びＰドープ多結晶シリコ
ン膜、４はＣｅを含むＷＳｉ膜を示す。
極の製造工程の断面図を示す。 図中、３は多結晶シリコン膜及びＰドープ多結晶シリコ
ン膜、４はＣｅを含むＷＳｉ膜を示す。
Claims (1)
- （１）ポリシリコン膜を形成する工程と、シリサイド膜
を形成する工程とを有し、前記ポリシリコン膜と前記シ
リサイド膜との多層構造を有するポリサイド素子の形成
方法において、前記ポリシリコン膜及び／又は前記シリ
サイド膜に希土類元素を導入する工程を有することを特
徴とするポリサイド素子の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17113190A JPH0458526A (ja) | 1990-06-28 | 1990-06-28 | ポリサイド素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17113190A JPH0458526A (ja) | 1990-06-28 | 1990-06-28 | ポリサイド素子の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458526A true JPH0458526A (ja) | 1992-02-25 |
Family
ID=15917559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17113190A Pending JPH0458526A (ja) | 1990-06-28 | 1990-06-28 | ポリサイド素子の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342825B1 (ko) * | 1995-08-22 | 2002-11-02 | 주식회사 하이닉스반도체 | 반도체소자의텅스텐실리사이드층형성방법 |
| JP2007053279A (ja) * | 2005-08-19 | 2007-03-01 | Elpida Memory Inc | 半導体装置の製造方法 |
-
1990
- 1990-06-28 JP JP17113190A patent/JPH0458526A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342825B1 (ko) * | 1995-08-22 | 2002-11-02 | 주식회사 하이닉스반도체 | 반도체소자의텅스텐실리사이드층형성방법 |
| JP2007053279A (ja) * | 2005-08-19 | 2007-03-01 | Elpida Memory Inc | 半導体装置の製造方法 |
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