JPH07263674A - 電界効果型半導体装置とその製造方法 - Google Patents
電界効果型半導体装置とその製造方法Info
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- JPH07263674A JPH07263674A JP6046674A JP4667494A JPH07263674A JP H07263674 A JPH07263674 A JP H07263674A JP 6046674 A JP6046674 A JP 6046674A JP 4667494 A JP4667494 A JP 4667494A JP H07263674 A JPH07263674 A JP H07263674A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 電界効果型半導体装置とその製造方法に関
し、ゲート電極であるポリサイド構造のアモルファスま
たは多結晶のシリコン層にドープされているＰ，Ｂ，Ａ
ｓ等が後工程の熱によって外法拡散するのを防いで、ゲ
ート電極が空乏化されるのを防ぐことができる電界効果
型半導体装置を提供する。 【構成】 Ｓｉ基板１の表面に形成されたソース領域２
とドレイン領域３の上にゲート絶縁膜４を介して形成さ
れたアモルファスまたは多結晶のシリコン層５とタング
ステンシリサイド層６からなるポリサイド構造のゲート
電極において、このタングステンシリサイド層６の少な
くとも表面層７を、タングステンシリサイドＷＳｉx の
Ｓｉの組成ｘが２．４以下にする。Ｓｉの組成ｘを、ア
モルファスまたは多結晶のシリコン層５に接する２．５
５程度から、最上層の２．４以下へと漸減させてゲート
電極の剥がれを防止することもできる。
し、ゲート電極であるポリサイド構造のアモルファスま
たは多結晶のシリコン層にドープされているＰ，Ｂ，Ａ
ｓ等が後工程の熱によって外法拡散するのを防いで、ゲ
ート電極が空乏化されるのを防ぐことができる電界効果
型半導体装置を提供する。 【構成】 Ｓｉ基板１の表面に形成されたソース領域２
とドレイン領域３の上にゲート絶縁膜４を介して形成さ
れたアモルファスまたは多結晶のシリコン層５とタング
ステンシリサイド層６からなるポリサイド構造のゲート
電極において、このタングステンシリサイド層６の少な
くとも表面層７を、タングステンシリサイドＷＳｉx の
Ｓｉの組成ｘが２．４以下にする。Ｓｉの組成ｘを、ア
モルファスまたは多結晶のシリコン層５に接する２．５
５程度から、最上層の２．４以下へと漸減させてゲート
電極の剥がれを防止することもできる。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型半導体装置
とその製造方法、特にポリサイド構造を有するゲート電
極を有する電界効果型半導体装置とその製造方法に関す
る。
とその製造方法、特にポリサイド構造を有するゲート電
極を有する電界効果型半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】近年、高速化の要求に伴い、電界効果型
半導体装置のゲート電極を、サブミクロンオーダーに微
小化し、かつ低抵抗化することが要求され、ゲート電極
をポリシリコンの単層構造に代えて、ポリシリコン層と
タングステンシリサイド層の２層からなるポリサイド構
造へと遷移している。
半導体装置のゲート電極を、サブミクロンオーダーに微
小化し、かつ低抵抗化することが要求され、ゲート電極
をポリシリコンの単層構造に代えて、ポリシリコン層と
タングステンシリサイド層の２層からなるポリサイド構
造へと遷移している。
【０００３】図３は、従来のポリサイド構造のゲート電
極を具える電界効果型半導体装置の説明図であり、
（Ａ）はイオン注入時、（Ｂ）はＳｉＯ2 ＨＴＯ形成時
の構造を示している。この図において、２１はシリコン
基板、２２はソース領域、２３はドレイン領域、２４は
ゲート絶縁膜、２５はアモルファスシリコン層、２６は
タングステンシリサイド層、２７はＳｉＯ2 ＨＴＯサイ
ドウォール、２８はＳｉＯ2 ＨＴＯ保護膜である。
極を具える電界効果型半導体装置の説明図であり、
（Ａ）はイオン注入時、（Ｂ）はＳｉＯ2 ＨＴＯ形成時
の構造を示している。この図において、２１はシリコン
基板、２２はソース領域、２３はドレイン領域、２４は
ゲート絶縁膜、２５はアモルファスシリコン層、２６は
タングステンシリサイド層、２７はＳｉＯ2 ＨＴＯサイ
ドウォール、２８はＳｉＯ2 ＨＴＯ保護膜である。
【０００４】従来のポリサイド構造のゲート電極を具え
る電界効果型半導体装置を製造する場合、図３（Ａ）に
示されるように、シリコン基板２１の表面を熱酸化して
ゲート絶縁膜２４を形成し、その上に剥がれ強度を向上
するためのアモルファスシリコン層２５を形成し、その
上にタングステンシリサイド（ＷＳｉX ）層２６を形成
した後、ゲート絶縁膜２４とアモルファスシリコン層２
５とタングステンシリサイド層２６の積層構造体をパタ
ーニングして、ゲートを形成する領域に残し、この積層
構造体をマスクにしてＰ+ をイオン注入して、ソース領
域２２、ドレイン領域２３を形成し、アモルファスシリ
コン層２５に不純物を導入して導電性を与える。この場
合のタングステンシリサイド（ＷＳｉX ）層２６のＳｉ
の組成ｘは２．５５程度である。
る電界効果型半導体装置を製造する場合、図３（Ａ）に
示されるように、シリコン基板２１の表面を熱酸化して
ゲート絶縁膜２４を形成し、その上に剥がれ強度を向上
するためのアモルファスシリコン層２５を形成し、その
上にタングステンシリサイド（ＷＳｉX ）層２６を形成
した後、ゲート絶縁膜２４とアモルファスシリコン層２
５とタングステンシリサイド層２６の積層構造体をパタ
ーニングして、ゲートを形成する領域に残し、この積層
構造体をマスクにしてＰ+ をイオン注入して、ソース領
域２２、ドレイン領域２３を形成し、アモルファスシリ
コン層２５に不純物を導入して導電性を与える。この場
合のタングステンシリサイド（ＷＳｉX ）層２６のＳｉ
の組成ｘは２．５５程度である。
【０００５】次いで、その上の積層構造体を含む全面
に、化学量論的なＳｉＯ2 を形成して絶縁耐圧を向上す
るため、７５０〜８００℃程度の高温でＳｉＯ2 ＨＴＯ
（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜
を形成し、ＲＩＥによって異方性エッチングしてＳｉＯ
2 ＨＴＯサイドウォール２７を形成し、その上にＳｉＯ
2 ＨＴＯ保護膜２８を形成する。
に、化学量論的なＳｉＯ2 を形成して絶縁耐圧を向上す
るため、７５０〜８００℃程度の高温でＳｉＯ2 ＨＴＯ
（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜
を形成し、ＲＩＥによって異方性エッチングしてＳｉＯ
2 ＨＴＯサイドウォール２７を形成し、その上にＳｉＯ
2 ＨＴＯ保護膜２８を形成する。
【０００６】
【発明が解決しようとする課題】ところが、このよう
に、従来のポリサイド構造のゲート電極を７５０〜８０
０℃程度の高温でＳｉＯ2 ＨＴＯ膜をＣＶＤによって形
成すると、アモルファスシリコン層２５に導電性をもた
せるために高濃度でイオン注入しておいたＰ+ が外方拡
散されて当初の５％しか残らず、アモルファスシリコン
層２５が高抵抗化するため、この高抵抗化した部分が空
乏化し、そのためにゲート電極に印加する信号によるド
レイン電流の制御性が劣化するという問題が生じてい
る。
に、従来のポリサイド構造のゲート電極を７５０〜８０
０℃程度の高温でＳｉＯ2 ＨＴＯ膜をＣＶＤによって形
成すると、アモルファスシリコン層２５に導電性をもた
せるために高濃度でイオン注入しておいたＰ+ が外方拡
散されて当初の５％しか残らず、アモルファスシリコン
層２５が高抵抗化するため、この高抵抗化した部分が空
乏化し、そのためにゲート電極に印加する信号によるド
レイン電流の制御性が劣化するという問題が生じてい
る。
【０００７】この従来の電界効果型半導体装置におい
て、タングステンシリサイド層２６を圧力２００ｍＴｏ
ｒｒにし、ＳｉＨ4 の流量を１０００ｃｃ／ｍｉｎと
し、ＷＦ 6 の流量を８ｃｃ／ｍにし、成膜温度を３５０
℃にして堆積し、Ｐ+ を２０ｋｅＶとし、ドーズ量を４
×１０15ｃｍ-2とした。蛍光Ｘ線によって測定したＰの
強度から、アモルファスシリコン層２５中の不純物
（Ｐ）の残量を求めたが、ＨＴＯを７７５℃で成膜した
場合、不純物（Ｐ）の残量は３５％程度であった。な
お、アモルファスシリコン層２５に注入する不純物がＢ
+ ，Ａｓ+ 等である場合も上記とほぼ同様な現象が生じ
る。
て、タングステンシリサイド層２６を圧力２００ｍＴｏ
ｒｒにし、ＳｉＨ4 の流量を１０００ｃｃ／ｍｉｎと
し、ＷＦ 6 の流量を８ｃｃ／ｍにし、成膜温度を３５０
℃にして堆積し、Ｐ+ を２０ｋｅＶとし、ドーズ量を４
×１０15ｃｍ-2とした。蛍光Ｘ線によって測定したＰの
強度から、アモルファスシリコン層２５中の不純物
（Ｐ）の残量を求めたが、ＨＴＯを７７５℃で成膜した
場合、不純物（Ｐ）の残量は３５％程度であった。な
お、アモルファスシリコン層２５に注入する不純物がＢ
+ ，Ａｓ+ 等である場合も上記とほぼ同様な現象が生じ
る。
【０００８】本発明は、ゲート電極であるポリサイド構
造のアモルファスまたは多結晶のシリコン層にドープさ
れているＰ，Ｂ，Ａｓ等が後工程の熱によって外方拡散
するのを防ぐことができる電界効果型半導体装置を提供
することを目的とする。
造のアモルファスまたは多結晶のシリコン層にドープさ
れているＰ，Ｂ，Ａｓ等が後工程の熱によって外方拡散
するのを防ぐことができる電界効果型半導体装置を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかる電界効果
型半導体装置においては、アモルファスまたは多結晶シ
リコン層中のドープ種の外方拡散を防止するために、ア
モルファスまたは多結晶のシリコン層とタングステンシ
リサイド層からなるポリサイド構造のゲート電極におい
て、該タングステンシリサイド層の少なくとも表面が、
タングステンシリサイドＷＳｉX のＳｉの組成ｘが２．
４以下のタングステンシリサイドで形成された構成を採
用した。
型半導体装置においては、アモルファスまたは多結晶シ
リコン層中のドープ種の外方拡散を防止するために、ア
モルファスまたは多結晶のシリコン層とタングステンシ
リサイド層からなるポリサイド構造のゲート電極におい
て、該タングステンシリサイド層の少なくとも表面が、
タングステンシリサイドＷＳｉX のＳｉの組成ｘが２．
４以下のタングステンシリサイドで形成された構成を採
用した。
【００１０】この場合、アモルファスまたは多結晶のシ
リコン層上に形成されたタングステンシリサイド層を、
アモルファスまたは多結晶のシリコン層に接触する側か
ら表面にかけて、タングステンシリサイドＷＳｉX のＳ
ｉの組成ｘが２．５５程度から２．４以下に連続的に変
化させることができる。
リコン層上に形成されたタングステンシリサイド層を、
アモルファスまたは多結晶のシリコン層に接触する側か
ら表面にかけて、タングステンシリサイドＷＳｉX のＳ
ｉの組成ｘが２．５５程度から２．４以下に連続的に変
化させることができる。
【００１１】また、本発明にかかる電界効果型半導体装
置の製造方法においては、ポリシリコン層中のドープ種
の外方拡散を防止するために、アモルファスまたは多結
晶のシリコン層とタングステンシリサイド層からなるポ
リサイド構造のゲート電極を形成する際、該タングステ
ンシリサイド層の少なくとも表面が、タングステンシリ
サイドＷＳｉX のＳｉの組成ｘが２．４以下になるよう
に堆積する工程を採用した。
置の製造方法においては、ポリシリコン層中のドープ種
の外方拡散を防止するために、アモルファスまたは多結
晶のシリコン層とタングステンシリサイド層からなるポ
リサイド構造のゲート電極を形成する際、該タングステ
ンシリサイド層の少なくとも表面が、タングステンシリ
サイドＷＳｉX のＳｉの組成ｘが２．４以下になるよう
に堆積する工程を採用した。
【００１２】この場合、タングステンシリサイド層の少
なくとも表面を堆積する際、ＳｉＨ 4 ／ＷＦ6 流量比を
８３以下にすることができ、また、タングステンシリサ
イド層の少なくとも表面を堆積する際、堆積温度を２５
０℃以上、３８０℃以下にすることができる。
なくとも表面を堆積する際、ＳｉＨ 4 ／ＷＦ6 流量比を
８３以下にすることができ、また、タングステンシリサ
イド層の少なくとも表面を堆積する際、堆積温度を２５
０℃以上、３８０℃以下にすることができる。
【００１３】
【作用】本発明の電界効果型半導体装置のように、アモ
ルファスまたは多結晶のシリコン層とタングステンシリ
サイド層からなるポリサイド構造のゲート電極におい
て、このタングステンシリサイド層の少なくとも表面
を、タングステンシリサイドＷＳｉX のＳｉの組成ｘが
２．４以下のタングステンシリサイドによって形成する
と、その後に、７５０〜８００℃程度の高温でＳｉＯ2
ＨＴＯ膜をＣＶＤによって形成しても、アモルファスシ
リコン層に導電性をもたせるために高濃度でイオン注入
されているＰ+ 等の不純物が外方拡散によって失われる
のを防ぐことができる。
ルファスまたは多結晶のシリコン層とタングステンシリ
サイド層からなるポリサイド構造のゲート電極におい
て、このタングステンシリサイド層の少なくとも表面
を、タングステンシリサイドＷＳｉX のＳｉの組成ｘが
２．４以下のタングステンシリサイドによって形成する
と、その後に、７５０〜８００℃程度の高温でＳｉＯ2
ＨＴＯ膜をＣＶＤによって形成しても、アモルファスシ
リコン層に導電性をもたせるために高濃度でイオン注入
されているＰ+ 等の不純物が外方拡散によって失われる
のを防ぐことができる。
【００１４】この場合、アモルファスまたは多結晶のシ
リコン層上に形成されたタングステンシリサイド層を、
アモルファスまたは多結晶のシリコン層に接触する側か
ら表面にかけて、タングステンシリサイドＷＳｉX のＳ
ｉの組成ｘを２．５５程度から２．４以下に連続的に変
化させると、タングステンシリサイド層の剥がれをさら
に少なくすることができる。
リコン層上に形成されたタングステンシリサイド層を、
アモルファスまたは多結晶のシリコン層に接触する側か
ら表面にかけて、タングステンシリサイドＷＳｉX のＳ
ｉの組成ｘを２．５５程度から２．４以下に連続的に変
化させると、タングステンシリサイド層の剥がれをさら
に少なくすることができる。
【００１５】図４は、本発明の不純物の外方拡散低減効
果説明図であり、（Ａ）はタングステンシリサイドの組
成と不純物の透過率の関係を示し、（Ｂ）はポリサイド
構造の深さと残留不純物（Ｐ）の量の関係を示してい
る。
果説明図であり、（Ａ）はタングステンシリサイドの組
成と不純物の透過率の関係を示し、（Ｂ）はポリサイド
構造の深さと残留不純物（Ｐ）の量の関係を示してい
る。
【００１６】図４（Ａ）の横軸はタングステンシリサイ
ドＷＳｉX のＳｉの組成ｘを示し、縦軸は不純物（Ｐ）
の透過率すなわち抜け易さ（１００％）を示している。
この図によると、タングステンシリサイドＷＳｉX のＳ
ｉの組成ｘのｘ＝２．４では、７５０℃でのＨＴＯの成
長、７７５℃でのＨＴＯの成長において、不純物（Ｐ）
の透過率が低いことがわかる。これに対して、ｘ＝２．
５５以上では、７５０℃より高い温度でのＨＴＯの成長
では、不純物（Ｐ）の透過率が高く、ほとんど抜けてし
まうことがわかる。
ドＷＳｉX のＳｉの組成ｘを示し、縦軸は不純物（Ｐ）
の透過率すなわち抜け易さ（１００％）を示している。
この図によると、タングステンシリサイドＷＳｉX のＳ
ｉの組成ｘのｘ＝２．４では、７５０℃でのＨＴＯの成
長、７７５℃でのＨＴＯの成長において、不純物（Ｐ）
の透過率が低いことがわかる。これに対して、ｘ＝２．
５５以上では、７５０℃より高い温度でのＨＴＯの成長
では、不純物（Ｐ）の透過率が高く、ほとんど抜けてし
まうことがわかる。
【００１７】図４（Ｂ）の横軸はポリサイド構造のスパ
ッタによって除去する時間（深さ）とＳＩＭＳ分析によ
る残留不純物（Ｐ）の量の関係を示している。この図に
よると、タングステンシリサイドＷＳｉX のＳｉの組成
ｘのｘ＝２．４の場合に、残留不純物（Ｐ）の量が多
く、ｘ＝２．５５、ｘ＝２．８の場合には、残留不純物
（Ｐ）の量が激減していることがわかる。
ッタによって除去する時間（深さ）とＳＩＭＳ分析によ
る残留不純物（Ｐ）の量の関係を示している。この図に
よると、タングステンシリサイドＷＳｉX のＳｉの組成
ｘのｘ＝２．４の場合に、残留不純物（Ｐ）の量が多
く、ｘ＝２．５５、ｘ＝２．８の場合には、残留不純物
（Ｐ）の量が激減していることがわかる。
【００１８】図５は、ＳｉＨ4 ／ＷＦ6 流量比とタング
ステンシリサイドのＳｉ組成比の関係説明図である。こ
の図に示された実験は、成膜温度を３６０℃とし、圧力
を２００ｍＴｏｒｒとし、ＳｉＨ4 の流量を１０００ｃ
ｃ／ｍｉｎに固定して行われた。この図における横軸は
ＣＶＤによってタングステンシリサイド膜を堆積する場
合のＳｉＨ4 の流量を１０００ｃｃ／ｍｉｎにした場合
のＷＦ6 の流量を示し、縦軸はその流量における堆積さ
れたタングステンシリサイドＷＳｉX のＳｉの組成比ｘ
を示している。
ステンシリサイドのＳｉ組成比の関係説明図である。こ
の図に示された実験は、成膜温度を３６０℃とし、圧力
を２００ｍＴｏｒｒとし、ＳｉＨ4 の流量を１０００ｃ
ｃ／ｍｉｎに固定して行われた。この図における横軸は
ＣＶＤによってタングステンシリサイド膜を堆積する場
合のＳｉＨ4 の流量を１０００ｃｃ／ｍｉｎにした場合
のＷＦ6 の流量を示し、縦軸はその流量における堆積さ
れたタングステンシリサイドＷＳｉX のＳｉの組成比ｘ
を示している。
【００１９】この図に示されるように、ＷＦ6 の流量が
増大、すなわち、ＳｉＨ4 ／ＷＦ6流量比が低下するに
つれて、タングステンシリサイドＷＳｉX のＳｉの組成
ｘが減少している。本発明のようにタングステンシリサ
イドＷＳｉX のＳｉの組成ｘを２．４以下にするために
は、ＷＦ6 の流量を１２ｃｃ／ｍｉｎ以下、すなわち、
ＳｉＨ4 ／ＷＦ6 流量比を８３以下にする必要がある。
増大、すなわち、ＳｉＨ4 ／ＷＦ6流量比が低下するに
つれて、タングステンシリサイドＷＳｉX のＳｉの組成
ｘが減少している。本発明のようにタングステンシリサ
イドＷＳｉX のＳｉの組成ｘを２．４以下にするために
は、ＷＦ6 の流量を１２ｃｃ／ｍｉｎ以下、すなわち、
ＳｉＨ4 ／ＷＦ6 流量比を８３以下にする必要がある。
【００２０】また、上記の実験では、タングステンシリ
サイド層を堆積するときの温度を３５０℃および３６０
℃とした例を示したが、この温度を２５０℃以上、３８
０℃以下の範囲にすることができる。タングステンシリ
サイド層を堆積するときの温度を２５０℃以上、３８０
℃以下にすると、タングステンシリサイドＷＳｉX のア
ニール前のバルク抵抗が１０００μΩ・ｃｍ以下にな
り、不純物をドープしたポリシリコンのバルク抵抗より
小さくなるため、ポリサイド層を低抵抗化するという技
術的効果を生じる。
サイド層を堆積するときの温度を３５０℃および３６０
℃とした例を示したが、この温度を２５０℃以上、３８
０℃以下の範囲にすることができる。タングステンシリ
サイド層を堆積するときの温度を２５０℃以上、３８０
℃以下にすると、タングステンシリサイドＷＳｉX のア
ニール前のバルク抵抗が１０００μΩ・ｃｍ以下にな
り、不純物をドープしたポリシリコンのバルク抵抗より
小さくなるため、ポリサイド層を低抵抗化するという技
術的効果を生じる。
【００２１】また、タングステンシリサイド層を堆積す
るときの温度を２５０℃以上、３８０℃以下にすると、
ＷＳｉX 中のＳｉの比が小さくなり、Ｓｉ−Ｆ結合が低
減され、ドープ種の外方拡散を有効に防ぐことができ
る。また、ＳｉＨ4 ／ＷＦ6 を８３以下にするとＷＳｉ
X 中のＳｉの比を少なくすることができ、その結果、Ｓ
ｉ−Ｆ結合が低減され、ドープ種の外方拡散を有効に防
ぐことができる。
るときの温度を２５０℃以上、３８０℃以下にすると、
ＷＳｉX 中のＳｉの比が小さくなり、Ｓｉ−Ｆ結合が低
減され、ドープ種の外方拡散を有効に防ぐことができ
る。また、ＳｉＨ4 ／ＷＦ6 を８３以下にするとＷＳｉ
X 中のＳｉの比を少なくすることができ、その結果、Ｓ
ｉ−Ｆ結合が低減され、ドープ種の外方拡散を有効に防
ぐことができる。
【００２２】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１は、第１実施例のポリサイド構造の
ゲート電極を具える電界効果型半導体装置の構成説明図
である。この図において、１はシリコン基板、２はソー
ス領域、３はドレイン領域、４はゲート絶縁膜、５はア
モルファスシリコン層、６は第１のタングステンシリサ
イド層、７は第２のタングステンシリサイド層である。
ゲート電極を具える電界効果型半導体装置の構成説明図
である。この図において、１はシリコン基板、２はソー
ス領域、３はドレイン領域、４はゲート絶縁膜、５はア
モルファスシリコン層、６は第１のタングステンシリサ
イド層、７は第２のタングステンシリサイド層である。
【００２３】この実施例のポリサイド構造のゲート電極
を具える電界効果型半導体装置においては、シリコン基
板１の表面を熱酸化してゲート絶縁膜４を形成し、その
上に剥がれ強度を向上するためのアモルファスシリコン
層５を形成し、その上にタングステンシリサイドＷＳｉ
X のｘが２．５５の第１のタングステンシリサイド層６
を形成し、その上にタングステンシリサイドＷＳｉX の
ｘが２．４以下の第２のタングステンシリサイド層７を
形成した後、ゲート絶縁膜４とアモルファスシリコン層
５と第１のタングステンシリサイド層６と第２のタング
ステンシリサイド層７の積層構造体をパターニングし
て、ゲートを形成する領域に残し、この積層構造体をマ
スクにしてＰ+ をイオン注入して、ソース領域２、ドレ
イン領域３を形成されている。
を具える電界効果型半導体装置においては、シリコン基
板１の表面を熱酸化してゲート絶縁膜４を形成し、その
上に剥がれ強度を向上するためのアモルファスシリコン
層５を形成し、その上にタングステンシリサイドＷＳｉ
X のｘが２．５５の第１のタングステンシリサイド層６
を形成し、その上にタングステンシリサイドＷＳｉX の
ｘが２．４以下の第２のタングステンシリサイド層７を
形成した後、ゲート絶縁膜４とアモルファスシリコン層
５と第１のタングステンシリサイド層６と第２のタング
ステンシリサイド層７の積層構造体をパターニングし
て、ゲートを形成する領域に残し、この積層構造体をマ
スクにしてＰ+ をイオン注入して、ソース領域２、ドレ
イン領域３を形成されている。
【００２４】この実施例では、第１のタングステンシリ
サイド層６を圧力２００ｍＴｏｒｒにし、ＳｉＨ4 の流
量を１０００ｃｃ／ｍｉｎとし、ＷＦ6 の流量を８ｃｃ
／ｍにして堆積し、第２のタングステンシリサイド層７
を圧力１５０ｍＴｏｒｒにし、ＳｉＨ4 の流量を１００
０ｃｃ／ｍｉｎとし、ＷＦ6 の流量を１０ｃｃ／ｍにし
て堆積した。
サイド層６を圧力２００ｍＴｏｒｒにし、ＳｉＨ4 の流
量を１０００ｃｃ／ｍｉｎとし、ＷＦ6 の流量を８ｃｃ
／ｍにして堆積し、第２のタングステンシリサイド層７
を圧力１５０ｍＴｏｒｒにし、ＳｉＨ4 の流量を１００
０ｃｃ／ｍｉｎとし、ＷＦ6 の流量を１０ｃｃ／ｍにし
て堆積した。
【００２５】この実施例の電界効果型半導体装置におい
ては、最上層の第２のタングステンシリサイド層７がそ
の下層のアモルファスシリコン層５中に導入されている
不純物（Ｐ）の外方拡散を有効に防ぐことができる。
ては、最上層の第２のタングステンシリサイド層７がそ
の下層のアモルファスシリコン層５中に導入されている
不純物（Ｐ）の外方拡散を有効に防ぐことができる。
【００２６】（第２実施例）図２は、第２実施例のポリ
サイド構造のゲート電極を具える電界効果型半導体装置
の構成説明図である。この図において、１１はシリコン
基板、１２はソース領域、１３はドレイン領域、１４は
ゲート絶縁膜、１５はアモルファスシリコン層、１６は
タングステンシリサイド層である。
サイド構造のゲート電極を具える電界効果型半導体装置
の構成説明図である。この図において、１１はシリコン
基板、１２はソース領域、１３はドレイン領域、１４は
ゲート絶縁膜、１５はアモルファスシリコン層、１６は
タングステンシリサイド層である。
【００２７】この実施例のポリサイド構造のゲート電極
を具える電界効果型半導体装置においては、シリコン基
板１１の表面を熱酸化して厚さ１２０Åのゲート絶縁膜
１４を形成し、その上に剥がれ強度を向上するための厚
さ４００Åのアモルファスシリコン層１５を形成し、そ
の上に厚さ６００ÅのタングステンシリサイドＷＳｉ X
のｘが２．４以下のタングステンシリサイド層１６を形
成した後、ゲート絶縁膜１４とアモルファスシリコン層
１５とタングステンシリサイド層１６の積層構造体をパ
ターニングして、ゲートを形成する領域に残し、この積
層構造体をマスクにしてＰ+ をイオン注入して、ソース
領域１２、ドレイン領域１３を形成されている。
を具える電界効果型半導体装置においては、シリコン基
板１１の表面を熱酸化して厚さ１２０Åのゲート絶縁膜
１４を形成し、その上に剥がれ強度を向上するための厚
さ４００Åのアモルファスシリコン層１５を形成し、そ
の上に厚さ６００ÅのタングステンシリサイドＷＳｉ X
のｘが２．４以下のタングステンシリサイド層１６を形
成した後、ゲート絶縁膜１４とアモルファスシリコン層
１５とタングステンシリサイド層１６の積層構造体をパ
ターニングして、ゲートを形成する領域に残し、この積
層構造体をマスクにしてＰ+ をイオン注入して、ソース
領域１２、ドレイン領域１３を形成されている。
【００２８】また、この実施例では、タングステンシリ
サイド層１６を圧力１５０ｍＴｏｒｒにし、ＳｉＨ4 の
流量を１０００ｃｃ／ｍｉｎとし、ＷＦ6 の流量を１０
ｃｃ／ｍにし、成膜温度を３５０℃にして堆積し、Ｐ+
を２０ｋｅＶとし、ドーズ量を４×１０15ｃｍ-2とし
た。
サイド層１６を圧力１５０ｍＴｏｒｒにし、ＳｉＨ4 の
流量を１０００ｃｃ／ｍｉｎとし、ＷＦ6 の流量を１０
ｃｃ／ｍにし、成膜温度を３５０℃にして堆積し、Ｐ+
を２０ｋｅＶとし、ドーズ量を４×１０15ｃｍ-2とし
た。
【００２９】この実施例の電界効果型半導体装置におい
ては、タングステンシリサイド層１６がその下層のアモ
ルファスシリコン層１５中に導入されている不純物
（Ｐ）の外方拡散を有効に防ぐことができる。蛍光Ｘ線
によって測定したＰの強度から、アモルファスシリコン
層１５中の不純物（Ｐ）の残量を求めたが、ＨＴＯを７
７５℃で成膜した場合、不純物（Ｐ）の残量は８３％程
度であった。これは、従来のｘが２．５５の場合、３５
％程度と比較すると、アモルファスシリコン層１５中に
導入されている不純物（Ｐ）の外方拡散を防ぐ効果が顕
著であることがわかる。
ては、タングステンシリサイド層１６がその下層のアモ
ルファスシリコン層１５中に導入されている不純物
（Ｐ）の外方拡散を有効に防ぐことができる。蛍光Ｘ線
によって測定したＰの強度から、アモルファスシリコン
層１５中の不純物（Ｐ）の残量を求めたが、ＨＴＯを７
７５℃で成膜した場合、不純物（Ｐ）の残量は８３％程
度であった。これは、従来のｘが２．５５の場合、３５
％程度と比較すると、アモルファスシリコン層１５中に
導入されている不純物（Ｐ）の外方拡散を防ぐ効果が顕
著であることがわかる。
【００３０】上記の第１実施例の電界効果型半導体装置
においては、ｘが２．４以下の１層のタングステンシリ
サイド層を用いた場合と、ｘが２．５５とｘが２．４以
下の２層のタングステンシリサイド層を用いた場合を説
明したが、ｘが２．５５から２．４以下へと連続的に変
化するタングステンシリサイドを用いることもでき、こ
の場合はタングステンシリサイド層がより剥がれ難くな
る。
においては、ｘが２．４以下の１層のタングステンシリ
サイド層を用いた場合と、ｘが２．５５とｘが２．４以
下の２層のタングステンシリサイド層を用いた場合を説
明したが、ｘが２．５５から２．４以下へと連続的に変
化するタングステンシリサイドを用いることもでき、こ
の場合はタングステンシリサイド層がより剥がれ難くな
る。
【００３１】
【発明の効果】以上説明したように、本発明によると、
格別工数の増加を伴うことなく、ポリサイド構造のゲー
ト電極を構成する下層のアモルファスまたは多結晶のシ
リコン層中に導入されたＰ，Ｂ，Ａｓ等の不純物が後の
工程の熱処理によって外方拡散され難く、その結果、ゲ
ートの空乏化が起こり難いという効果を奏し、次世代、
次々世代の超ＬＳＩの高速化に寄与するところが大き
い。
格別工数の増加を伴うことなく、ポリサイド構造のゲー
ト電極を構成する下層のアモルファスまたは多結晶のシ
リコン層中に導入されたＰ，Ｂ，Ａｓ等の不純物が後の
工程の熱処理によって外方拡散され難く、その結果、ゲ
ートの空乏化が起こり難いという効果を奏し、次世代、
次々世代の超ＬＳＩの高速化に寄与するところが大き
い。
【図１】第１実施例のポリサイド構造のゲート電極を具
える電界効果型半導体装置の構成説明図である。
える電界効果型半導体装置の構成説明図である。
【図２】第２実施例のポリサイド構造のゲート電極を具
える電界効果型半導体装置の構成説明図である。
える電界効果型半導体装置の構成説明図である。
【図３】従来のポリサイド構造のゲート電極を具える電
界効果型半導体装置の説明図であり、（Ａ）はイオン注
入時、（Ｂ）はＳｉＯ2 ＨＴＯ形成時の構造を示してい
る。
界効果型半導体装置の説明図であり、（Ａ）はイオン注
入時、（Ｂ）はＳｉＯ2 ＨＴＯ形成時の構造を示してい
る。
【図４】本発明の不純物の外方拡散低減効果説明図であ
り、（Ａ）はタングステンシリサイドの組成と不純物の
透過率の関係を示し、（Ｂ）はポリサイド構造の深さと
残留不純物（Ｐ）の量の関係を示している。
り、（Ａ）はタングステンシリサイドの組成と不純物の
透過率の関係を示し、（Ｂ）はポリサイド構造の深さと
残留不純物（Ｐ）の量の関係を示している。
【図５】ＳｉＨ4 ／ＷＦ6 流量比とタングステンシリサ
イドのＳｉ組成比の関係説明図である。
イドのＳｉ組成比の関係説明図である。
１ シリコン基板 ２ ソース領域 ３ ドレイン領域 ４ ゲート絶縁膜 ５ アモルファスシリコン層 ６ 第１のタングステンシリサイド層 ７ 第２のタングステンシリサイド層 １１ シリコン基板 １２ ソース領域 １３ ドレイン領域 １４ ゲート絶縁膜 １５ アモルファスシリコン層 １６ タングステンシリサイド層 ２１ シリコン基板 ２２ ソース領域 ２３ ドレイン領域 ２４ ゲート絶縁膜 ２５ アモルファスシリコン層 ２６ タングステンシリサイド層 ２７ ＳｉＯ2 ＨＴＯサイドウォール ２８ ＳｉＯ2 ＨＴＯ保護膜
Claims (5)
- 【請求項１】 アモルファスまたは多結晶のシリコン層
とタングステンシリサイド層からなるポリサイド構造の
ゲート電極において、該タングステンシリサイド層の少
なくとも表面が、タングステンシリサイドＷＳｉX のＳ
ｉの組成ｘが２．４以下のタングステンシリサイドで形
成されたことを特徴とする電界効果型半導体装置。 - 【請求項２】 アモルファスまたは多結晶のシリコン層
上に形成されたタングステンシリサイド層が、アモルフ
ァスまたは多結晶のシリコン層に接触する側から表面に
かけて、タングステンシリサイドＷＳｉX のＳｉの組成
ｘが２．５５程度から２．４以下に連続的に変化してい
ることを特徴とする請求項１に記載された電界効果型半
導体装置。 - 【請求項３】 アモルファスまたは多結晶のシリコン層
とタングステンシリサイド層からなるポリサイド構造の
ゲート電極を形成する際、該タングステンシリサイド層
の少なくとも表面が、タングステンシリサイドＷＳｉX
のＳｉの組成ｘが２．４以下になるように堆積すること
を特徴とする電界効果型半導体装置の製造方法。 - 【請求項４】 タングステンシリサイド層の少なくとも
表面を堆積する際、ＳｉＨ4 ／ＷＦ6 流量比を８３以下
にすることを特徴とする請求項３に記載された電界効果
型半導体装置の製造方法。 - 【請求項５】 タングステンシリサイド層の少なくとも
表面を堆積する際、堆積温度を２５０℃以上、３８０℃
以下にすることを特徴とする請求項３に記載された電界
効果型半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046674A JPH07263674A (ja) | 1994-03-17 | 1994-03-17 | 電界効果型半導体装置とその製造方法 |
| KR1019950005041A KR0185461B1 (ko) | 1994-03-17 | 1995-03-11 | 폴리사이드 구조의 전극을 갖는 반도체장치 및 그 제조방법 |
| TW084104516A TW270233B (ja) | 1994-03-17 | 1995-05-06 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046674A JPH07263674A (ja) | 1994-03-17 | 1994-03-17 | 電界効果型半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263674A true JPH07263674A (ja) | 1995-10-13 |
Family
ID=12753928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6046674A Withdrawn JPH07263674A (ja) | 1994-03-17 | 1994-03-17 | 電界効果型半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH07263674A (ja) |
| KR (1) | KR0185461B1 (ja) |
| TW (1) | TW270233B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958508A (en) * | 1997-03-31 | 1999-09-28 | Motorlola, Inc. | Process for forming a semiconductor device |
| WO2001054177A1 (en) * | 2000-01-21 | 2001-07-26 | Advanced Micro Devices, Inc. | Tungsten gate electrode method and device |
| US6274472B1 (en) | 2000-01-21 | 2001-08-14 | Advanced Micro Devices, Inc. | Tungsten interconnect method |
| US6277744B1 (en) | 2000-01-21 | 2001-08-21 | Advanced Micro Devices, Inc. | Two-level silane nucleation for blanket tungsten deposition |
| KR100292278B1 (ko) * | 1997-05-02 | 2001-09-17 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| KR100745604B1 (ko) * | 2006-07-03 | 2007-08-02 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
-
1994
- 1994-03-17 JP JP6046674A patent/JPH07263674A/ja not_active Withdrawn
-
1995
- 1995-03-11 KR KR1019950005041A patent/KR0185461B1/ko not_active Expired - Fee Related
- 1995-05-06 TW TW084104516A patent/TW270233B/zh active
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958508A (en) * | 1997-03-31 | 1999-09-28 | Motorlola, Inc. | Process for forming a semiconductor device |
| KR100292278B1 (ko) * | 1997-05-02 | 2001-09-17 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| WO2001054177A1 (en) * | 2000-01-21 | 2001-07-26 | Advanced Micro Devices, Inc. | Tungsten gate electrode method and device |
| US6274472B1 (en) | 2000-01-21 | 2001-08-14 | Advanced Micro Devices, Inc. | Tungsten interconnect method |
| US6277744B1 (en) | 2000-01-21 | 2001-08-21 | Advanced Micro Devices, Inc. | Two-level silane nucleation for blanket tungsten deposition |
| US6284636B1 (en) | 2000-01-21 | 2001-09-04 | Advanced Micro Devices, Inc. | Tungsten gate method and apparatus |
| KR100745604B1 (ko) * | 2006-07-03 | 2007-08-02 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0185461B1 (ko) | 1999-03-20 |
| KR950028175A (ko) | 1995-10-18 |
| TW270233B (ja) | 1996-02-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |