JPH0458556A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0458556A JPH0458556A JP2170735A JP17073590A JPH0458556A JP H0458556 A JPH0458556 A JP H0458556A JP 2170735 A JP2170735 A JP 2170735A JP 17073590 A JP17073590 A JP 17073590A JP H0458556 A JPH0458556 A JP H0458556A
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- semiconductor layer
- doped
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- electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体装置特にスタックドキャパシタ型のＤ
ＲＡＭ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）に適用して好適な半導体装置に係わ
る。
ＲＡＭ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）に適用して好適な半導体装置に係わ
る。
本発明は、半導体装置に係わり、第１の低比抵抗多結晶
半導体層よりなるゲート電極と眉間絶縁層を介して隣接
する第２の低比抵抗多結晶半導体層よりなる電極層が配
置されてなる半導体装置において、その第１及び第２の
低比抵抗多結晶半導体層中にドープされる不純物が互い
に異なる導電型とされると共に、これら第１及び第２の
低比抵抗多結晶半導体層間に常時逆バイアス印加状態で
その動作が行われるようにして、第１の多結晶半導体層
と第２の多結晶半導体層間の短絡による特性劣化を回避
する。
半導体層よりなるゲート電極と眉間絶縁層を介して隣接
する第２の低比抵抗多結晶半導体層よりなる電極層が配
置されてなる半導体装置において、その第１及び第２の
低比抵抗多結晶半導体層中にドープされる不純物が互い
に異なる導電型とされると共に、これら第１及び第２の
低比抵抗多結晶半導体層間に常時逆バイアス印加状態で
その動作が行われるようにして、第１の多結晶半導体層
と第２の多結晶半導体層間の短絡による特性劣化を回避
する。
〔従来の技術］
スタックドキャパシタ型ＤＲＡＭ ＆よ、その要部の断
面図を第３図に示すように半導体基体（１）上にゲート
絶縁層（２）を介して第１の低比抵抗多結晶半導体層よ
りなるゲート電極（３）すなわちトランスファーゲート
電極が形成され、これに対して層間絶縁層（４）を介し
て第２の低比抵抗多結晶半導体層よりなる電極（５）、
この場合キャパシタ電極が被着形成されてなる。
面図を第３図に示すように半導体基体（１）上にゲート
絶縁層（２）を介して第１の低比抵抗多結晶半導体層よ
りなるゲート電極（３）すなわちトランスファーゲート
電極が形成され、これに対して層間絶縁層（４）を介し
て第２の低比抵抗多結晶半導体層よりなる電極（５）、
この場合キャパシタ電極が被着形成されてなる。
（６）はトランスファーゲート電極（３）を有するスイ
ッチングトランジスタのソース／ドレイン領域で、これ
の上に上述の第２の低比抵抗多結晶半導体層よりなる電
極層（５）すなわち下層のキャパシタ電極がオーミック
にコンタクトされる。
ッチングトランジスタのソース／ドレイン領域で、これ
の上に上述の第２の低比抵抗多結晶半導体層よりなる電
極層（５）すなわち下層のキャパシタ電極がオーミック
にコンタクトされる。
（７）はＳｉＮ等の誘電体層で、これの上に例えば第３
の低比抵抗多結晶半導体層よりなるキャパシタの対向電
極（８）が形成されてなる。
の低比抵抗多結晶半導体層よりなるキャパシタの対向電
極（８）が形成されてなる。
このような構成によるＤＲＡＭにおいて、実際上そのト
ランスファーゲート電極（３）とキャパシタ電極で５）
を構成する各第１及び第２の多結晶半導体層は互いに近
接して隣接するものであり、例えばゲート電極（３）す
なわち第１の多結晶半導体層に第３図で示すように局部
的に例えば巨大な粒径の結晶粒による突起（３ａ）が存
在している場合、このゲート電極（３）と第２の多結晶
半導体層のキャパシタ電極（５）とが短絡してＤＲＡＭ
の特性低下ないしは不良品の発生を来す。
ランスファーゲート電極（３）とキャパシタ電極で５）
を構成する各第１及び第２の多結晶半導体層は互いに近
接して隣接するものであり、例えばゲート電極（３）す
なわち第１の多結晶半導体層に第３図で示すように局部
的に例えば巨大な粒径の結晶粒による突起（３ａ）が存
在している場合、このゲート電極（３）と第２の多結晶
半導体層のキャパシタ電極（５）とが短絡してＤＲＡＭ
の特性低下ないしは不良品の発生を来す。
そして、このような突起（３ａ）を排除するには、トラ
ンスファゲート電極（３）を形成するに当って、すなわ
ち、第１の低比抵抗多結晶半導体層を全面的に形成して
後、これをフォトリソグラフィによる選択的エツチング
によって所要のパターンにパターニングするに当ってこ
の結晶粒による突起（３ａ）を排除できるだけのオーバ
ーエツチングを行えば良いが、このゲート電極下には薄
いゲート絶縁層（２）が存在することによって長時間の
オーバーエツチングを行うと、このゲート絶縁層をも侵
蝕してしまうことになってこの突起（３ａ）を確実に排
除するようなオーバーエツチングを行うとごができない
。
ンスファゲート電極（３）を形成するに当って、すなわ
ち、第１の低比抵抗多結晶半導体層を全面的に形成して
後、これをフォトリソグラフィによる選択的エツチング
によって所要のパターンにパターニングするに当ってこ
の結晶粒による突起（３ａ）を排除できるだけのオーバ
ーエツチングを行えば良いが、このゲート電極下には薄
いゲート絶縁層（２）が存在することによって長時間の
オーバーエツチングを行うと、このゲート絶縁層をも侵
蝕してしまうことになってこの突起（３ａ）を確実に排
除するようなオーバーエツチングを行うとごができない
。
本発明においては、上述したＤＲＡＭ等の半導体装置に
おいて、その隣接する第１及び第２の多結晶半導体層間
の短絡による問題の解決をはかり信鯨性の向上と歩留り
の向上をはかる。
おいて、その隣接する第１及び第２の多結晶半導体層間
の短絡による問題の解決をはかり信鯨性の向上と歩留り
の向上をはかる。
（課題を解決するための手段〕
本発明においては、第１図にその一例の路線的拡大断面
図を示すように、第１の低比抵抗多結晶半導体よりなる
ゲート電極（３）と層間絶縁層（４）を介して隣接する
第２の低比抵抗多結晶半導体層よりなる電極（５）とが
配置されてなる半導体装置において、第１及び第２の低
比抵抗多結晶半導体層中にドープされる不純物すなわち
ゲート電極（３）及び電極（５）にドープされる不純物
が互いに異なる導電型を有する不純物より選定され、か
つこれら第１及び第２の多結晶半導体層すなわちゲート
電極（３）とこれに隣接する電極（５）との間にその動
作状態において、常時逆バイアス状態が保持されるよう
にする。
図を示すように、第１の低比抵抗多結晶半導体よりなる
ゲート電極（３）と層間絶縁層（４）を介して隣接する
第２の低比抵抗多結晶半導体層よりなる電極（５）とが
配置されてなる半導体装置において、第１及び第２の低
比抵抗多結晶半導体層中にドープされる不純物すなわち
ゲート電極（３）及び電極（５）にドープされる不純物
が互いに異なる導電型を有する不純物より選定され、か
つこれら第１及び第２の多結晶半導体層すなわちゲート
電極（３）とこれに隣接する電極（５）との間にその動
作状態において、常時逆バイアス状態が保持されるよう
にする。
上述の本発明構成によれば、互いに隣接するゲート電極
（３）を構成する第１の低比抵抗多結晶半導体層と他の
電極（５）を構成する第２の低比抵抗多結晶半導体層と
にドープされる不純物を互いに異なる導電型に選定して
、これら間に常時逆バイアス電圧関係が保持されるよう
にしたので、例えば第１の多結晶半導体層に大粒径の多
結晶による突起（３ａ）が存在し、これが第２の低比抵
抗多結晶層すなわち他の電極（５）と接触ないしは近接
する場合においてもその短絡による不都合を回避するこ
とができ、信転性の向上と歩留りの向上をはかることが
できる。
（３）を構成する第１の低比抵抗多結晶半導体層と他の
電極（５）を構成する第２の低比抵抗多結晶半導体層と
にドープされる不純物を互いに異なる導電型に選定して
、これら間に常時逆バイアス電圧関係が保持されるよう
にしたので、例えば第１の多結晶半導体層に大粒径の多
結晶による突起（３ａ）が存在し、これが第２の低比抵
抗多結晶層すなわち他の電極（５）と接触ないしは近接
する場合においてもその短絡による不都合を回避するこ
とができ、信転性の向上と歩留りの向上をはかることが
できる。
本発明による第１図のスタックドキャパシタ型ＤＲＡＭ
の一例を、その理解を容易にするために第２図を参照し
て製造方法の一例と共に詳細に説明する。この例におい
てはいわゆるセルファライン型の製造方法を採った場合
を示す。
の一例を、その理解を容易にするために第２図を参照し
て製造方法の一例と共に詳細に説明する。この例におい
てはいわゆるセルファライン型の製造方法を採った場合
を示す。
第２図Ａに示すように、例えば多結晶シリコンよりなる
半導体基体（１）を用意する。基体（］）のその表面の
、メモリセルの形成部以外の周辺部すなわちフィールド
部には選択的熱酸化等によって熱いＳｉＯ２膜よりなる
素子間分離絶縁層（１２）いわゆるＬＯＧＯＳが形成さ
れる。そして、この素子間分離絶縁層（１２）によって
囲まれた部分すなわちメモリセルの形成部に熱酸化等に
よる薄いＳｉＯ□膜よりなるゲート絶縁層（２）が形成
される。また、この基体（１）には最終的にゲート電極
（３）、すなわちトランスファーゲート電極を構成する
低比抵抗の第１の多結晶半導体層（２１）がＣＶＤ （
化学的気相成長法）等によって形成され、これの上にさ
らに５ｉ０２等のＣＶＤ等によって形成された最終的に
層間絶縁層（４）を構成する絶縁層（２４）を被着形成
する。
半導体基体（１）を用意する。基体（］）のその表面の
、メモリセルの形成部以外の周辺部すなわちフィールド
部には選択的熱酸化等によって熱いＳｉＯ２膜よりなる
素子間分離絶縁層（１２）いわゆるＬＯＧＯＳが形成さ
れる。そして、この素子間分離絶縁層（１２）によって
囲まれた部分すなわちメモリセルの形成部に熱酸化等に
よる薄いＳｉＯ□膜よりなるゲート絶縁層（２）が形成
される。また、この基体（１）には最終的にゲート電極
（３）、すなわちトランスファーゲート電極を構成する
低比抵抗の第１の多結晶半導体層（２１）がＣＶＤ （
化学的気相成長法）等によって形成され、これの上にさ
らに５ｉ０２等のＣＶＤ等によって形成された最終的に
層間絶縁層（４）を構成する絶縁層（２４）を被着形成
する。
第２図已に示すように、フォトリソグラフィ等によって
絶縁層（２４）とこれの下の第１の多結晶半導体層（２
１）に対してトランスファゲート電極のパターンを残し
て他部を除去するエツチングを行う。
絶縁層（２４）とこれの下の第１の多結晶半導体層（２
１）に対してトランスファゲート電極のパターンを残し
て他部を除去するエツチングを行う。
このようにしてそれぞれ表面が絶縁層（２４）による眉
間絶縁層（４）によって被覆された対のトランファーゲ
ート電極（３）を形成する。図示の例ではそれぞれ素子
間分離絶縁層（１２）によって囲まれたメモリセル形成
部に対のスイッチングトランジスタの各トランスファゲ
ート電極（３）を並置形成した場合を示す。そしてこの
ゲート電極（３）及び素子間分離絶縁層（１２）をイオ
ン注入マスクとして不純物例えばｎ型の不純物のＡｓ、
Ｐ等をイオン注入して例えば２つのスイッチングトラ
ンジスタの各ゲート電極（３）間に共通の低不純物濃度
のソース／ドレイン領域（６ａ）を形成すると共に、各
トランスファゲート電極（３）の両側に、それぞれ独立
に同様の低濃度のソース／ドレイ７頭域（６ａ）を形成
する。
間絶縁層（４）によって被覆された対のトランファーゲ
ート電極（３）を形成する。図示の例ではそれぞれ素子
間分離絶縁層（１２）によって囲まれたメモリセル形成
部に対のスイッチングトランジスタの各トランスファゲ
ート電極（３）を並置形成した場合を示す。そしてこの
ゲート電極（３）及び素子間分離絶縁層（１２）をイオ
ン注入マスクとして不純物例えばｎ型の不純物のＡｓ、
Ｐ等をイオン注入して例えば２つのスイッチングトラ
ンジスタの各ゲート電極（３）間に共通の低不純物濃度
のソース／ドレイン領域（６ａ）を形成すると共に、各
トランスファゲート電極（３）の両側に、それぞれ独立
に同様の低濃度のソース／ドレイ７頭域（６ａ）を形成
する。
第２図Ｃに示すように、全面的に５ｉＯｚ等の絶縁層（
２４）を再びＣＶＤ法等によって形成する。
２４）を再びＣＶＤ法等によって形成する。
第２図りに示すように、絶縁層（２４）を全面的に異方
性エツチング例えばＲＩＥ（反応性イオンエツチング）
によってエッチバックしてトランスファーゲート電極（
３）の側面に眉間絶縁層（４）の一部となるサイドウオ
ール（４りをそれぞれ形成すると共に例えばソース／ド
レイン領域（６ａ）に対する開口（２５）を形成する。
性エツチング例えばＲＩＥ（反応性イオンエツチング）
によってエッチバックしてトランスファーゲート電極（
３）の側面に眉間絶縁層（４）の一部となるサイドウオ
ール（４りをそれぞれ形成すると共に例えばソース／ド
レイン領域（６ａ）に対する開口（２５）を形成する。
そして、これら開口（２５）を通してｎ型の不純物例え
ば、Ｐ或いはＡｓ等を高濃度をもってイオン注入してソ
ース／ドレイン領域（６）を形成する。
ば、Ｐ或いはＡｓ等を高濃度をもってイオン注入してソ
ース／ドレイン領域（６）を形成する。
第２図已に示すように、全面的に低比抵抗の第２の多結
晶半導体層（２２）をＣＶＤ法１等によって形成する。
晶半導体層（２２）をＣＶＤ法１等によって形成する。
第２図Ｆに示すように、フォトリソグラフィの適用によ
って第２の多結晶半導体層（２２）を所要のパターンに
エツチングしてそれぞれソース／ドレイン領域（６）に
オーミックにコンタクトするキャパシタの下層電極とな
るキャパシタ電極（５）を形成する。
って第２の多結晶半導体層（２２）を所要のパターンに
エツチングしてそれぞれソース／ドレイン領域（６）に
オーミックにコンタクトするキャパシタの下層電極とな
るキャパシタ電極（５）を形成する。
第２図Ｇに示すように、全面的に例えば５ｉｎ２ＳｉＮ
−ＳｉＯ□の積層構造による誘電体層（７）を被着し、
これの上に同様の第３の低比抵抗多結晶半導体層（２３
）を全面的にＣＶＤ法等によって被着し、この半導体層
（２３）をフォトリソグラフィ等によって所定のパター
ンにエツチングしてキャパシタ電極（５）の対向電極（
８）を形成する。
−ＳｉＯ□の積層構造による誘電体層（７）を被着し、
これの上に同様の第３の低比抵抗多結晶半導体層（２３
）を全面的にＣＶＤ法等によって被着し、この半導体層
（２３）をフォトリソグラフィ等によって所定のパター
ンにエツチングしてキャパシタ電極（５）の対向電極（
８）を形成する。
第２図Ｈに示すように、全面的に例えばＡｓ、 Ｐ等が
ドープされた低融点ガラスによる層間絶縁層（９）を被
着し、溶融化して表面をなだらかにする。
ドープされた低融点ガラスによる層間絶縁層（９）を被
着し、溶融化して表面をなだらかにする。
その後第１図に示すように、眉間絶縁層（９）の２つの
トランジスタの共通のソース／ドレイン領域（６）上に
コンタクト窓（１０）を穿設し、第４の低比抵抗多結晶
半導体層あるいはＭ等によってビット電極（ビット線）
（１３）を形成する。
トランジスタの共通のソース／ドレイン領域（６）上に
コンタクト窓（１０）を穿設し、第４の低比抵抗多結晶
半導体層あるいはＭ等によってビット電極（ビット線）
（１３）を形成する。
上述の構成において、第１〜第３の多結晶半導体層（２
１）〜（２３）、更に或いは第４の多結晶半導体層は、
それぞれ不純物がドープされた低比抵抗多結晶シリコン
層によって形成し得る。この多結晶シリコン半導体層は
、それぞれ周知の技術すなわちＣＶＤによって不純物が
ドープされた多結晶シリコン層として形成するか、ある
いは多結晶シリコン層を形成して後、不純物をイオン注
入あるいはプレデポジットして多結晶シリコン中に不純
物をドーピングすることによって形成することができる
。
１）〜（２３）、更に或いは第４の多結晶半導体層は、
それぞれ不純物がドープされた低比抵抗多結晶シリコン
層によって形成し得る。この多結晶シリコン半導体層は
、それぞれ周知の技術すなわちＣＶＤによって不純物が
ドープされた多結晶シリコン層として形成するか、ある
いは多結晶シリコン層を形成して後、不純物をイオン注
入あるいはプレデポジットして多結晶シリコン中に不純
物をドーピングすることによって形成することができる
。
しかしながら特に本発明においては、トランスファーゲ
ート電極（３）を構成する第１の多結晶半導体層（２１
）とキャパシタ電極（５）を形成する第２の多結晶半導
体層（２２）のそれぞれにドープされる不純物として互
いに異なる導電型の不純物をドープする。実際には、第
２の多結晶半導体層（２２）は、ソース／ドレイン領域
（６）と同導電型の、不純物、すなわちメモリセルのス
イ・ノチングトランジスタがｎチャンネル型ＭＯ３構成
を採るときには、ｎチャンネルの不純物例えばＡｓ、
Ｐがドープされた多結晶シリコン層によって構成し、こ
れに対してトランスファーゲート電極（３）となる第１
の多結晶半導体層（２１）にはＰ型の不純物の例えばＢ
等がドープされた構成となされる。
ート電極（３）を構成する第１の多結晶半導体層（２１
）とキャパシタ電極（５）を形成する第２の多結晶半導
体層（２２）のそれぞれにドープされる不純物として互
いに異なる導電型の不純物をドープする。実際には、第
２の多結晶半導体層（２２）は、ソース／ドレイン領域
（６）と同導電型の、不純物、すなわちメモリセルのス
イ・ノチングトランジスタがｎチャンネル型ＭＯ３構成
を採るときには、ｎチャンネルの不純物例えばＡｓ、
Ｐがドープされた多結晶シリコン層によって構成し、こ
れに対してトランスファーゲート電極（３）となる第１
の多結晶半導体層（２１）にはＰ型の不純物の例えばＢ
等がドープされた構成となされる。
そして、本発明においては、スイッチングトランジスタ
のＭＯＳをデイプレッション型とする。
のＭＯＳをデイプレッション型とする。
すなわち、例えばｎチャンネル型のスイッチングトラン
ジスタ構成とする場合には、常時その動作状態において
そのスイッチングトランジスタのｐ型子結晶半導体によ
るゲート電極（３）には、キャパシタ電極（５）に対し
て負の電圧が印加されるようにデイプレッション型ｎチ
ャンネルＭＯ３構成とするように、チャンネル形成部の
不純物濃度、ゲート絶縁層（２）の厚さ等の選定がなさ
れる。
ジスタ構成とする場合には、常時その動作状態において
そのスイッチングトランジスタのｐ型子結晶半導体によ
るゲート電極（３）には、キャパシタ電極（５）に対し
て負の電圧が印加されるようにデイプレッション型ｎチ
ャンネルＭＯ３構成とするように、チャンネル形成部の
不純物濃度、ゲート絶縁層（２）の厚さ等の選定がなさ
れる。
尚、図示した例においては、Ｎチャンネル型のスイッチ
ングトランジスタによるＤＲＡＭ構成とした場合である
が、ｐチャンネル型のスイッチングトランジスタ構成の
ＤＲＡＭとする場合に本発明を適用することもできる。
ングトランジスタによるＤＲＡＭ構成とした場合である
が、ｐチャンネル型のスイッチングトランジスタ構成の
ＤＲＡＭとする場合に本発明を適用することもできる。
この場合においては、第１の多結晶半導体層（２１）と
してｎ型不純物をドープし第２の多結晶半導体層（２２
）としてＰ型の不純物をドープした構成とする。
してｎ型不純物をドープし第２の多結晶半導体層（２２
）としてＰ型の不純物をドープした構成とする。
また、上述した例においては、セルファライン型構成を
採るようにした場合ミすなわち開口（２５）を通じてソ
ース／ドレイン領域（６）の形成と、これに対するキャ
パシタ電極（５）のコンタクトを行った場合であるが、
このようなセルファライン型構成による製造方法を採る
場合に限らず、ソース／ドレイン領域（６）を覆って眉
間絶縁層（４）を形成し、これにキャパシタ電極（５）
のコンタクト窓を穿設して形成する方法を採る場合など
種々の製造方法によって得たＤＲＡＭに適用することが
できる。
採るようにした場合ミすなわち開口（２５）を通じてソ
ース／ドレイン領域（６）の形成と、これに対するキャ
パシタ電極（５）のコンタクトを行った場合であるが、
このようなセルファライン型構成による製造方法を採る
場合に限らず、ソース／ドレイン領域（６）を覆って眉
間絶縁層（４）を形成し、これにキャパシタ電極（５）
のコンタクト窓を穿設して形成する方法を採る場合など
種々の製造方法によって得たＤＲＡＭに適用することが
できる。
〔発明の効果］
上述の本発明構成によれば、互いに隣接するゲート電極
（３）を構成する第１の低比抵抗多結晶半導体層と他の
電極（５）を構成する第２の低比抵抗多結晶半導体層と
にドープされる不純物を互いに異なる導電型に選定して
、これら間に常時逆バイアス電圧関係が保持されるよう
にしたので、例えば第１の多結晶半導体層に大粒径の多
結晶による突起（３ａ）が存在し、これが第２の低比抵
抗多結晶層すなわち他の電極（５）と接触ないしは近接
する場合においてもその短絡による不都合を回避するこ
とができ、信顧性の向上と歩留りの向上をはかることが
できる。
（３）を構成する第１の低比抵抗多結晶半導体層と他の
電極（５）を構成する第２の低比抵抗多結晶半導体層と
にドープされる不純物を互いに異なる導電型に選定して
、これら間に常時逆バイアス電圧関係が保持されるよう
にしたので、例えば第１の多結晶半導体層に大粒径の多
結晶による突起（３ａ）が存在し、これが第２の低比抵
抗多結晶層すなわち他の電極（５）と接触ないしは近接
する場合においてもその短絡による不都合を回避するこ
とができ、信顧性の向上と歩留りの向上をはかることが
できる。
第１図は本発明による半導体装置の一例の路線的拡大断
面図、第２図Ａ−Ｈはその一例の製造方法の工程図、第
３図及び第４図はそれぞれ従来の半導体装置の断面図及
びその説明図である。 （１）は半導体基体、（２）はゲート絶縁層、（３）は
ゲート電極、（４）は眉間絶縁層、（５）は電極、（６
）はソース／ドレイン領域、（２１）及び（２２）は第
１及び第２の多結晶半導体層である。 ５を椿 第３図 従禾襞買の１・面７ 第４図 二程又 第２図いの２）
面図、第２図Ａ−Ｈはその一例の製造方法の工程図、第
３図及び第４図はそれぞれ従来の半導体装置の断面図及
びその説明図である。 （１）は半導体基体、（２）はゲート絶縁層、（３）は
ゲート電極、（４）は眉間絶縁層、（５）は電極、（６
）はソース／ドレイン領域、（２１）及び（２２）は第
１及び第２の多結晶半導体層である。 ５を椿 第３図 従禾襞買の１・面７ 第４図 二程又 第２図いの２）
Claims (1)
- 【特許請求の範囲】 第１の低比抵抗多結晶半導体層よりなるゲート電極と層
間絶縁層を介して隣接する第２の低比抵抗多結晶半導体
よりなる電極層が配置されてなる半導体装置において、 上記第１及び第２の低比抵抗多結晶半導体層中にドープ
される不純物が互いに異なる導電型とされ、これら第１
及び第２の低比抵抗多結晶半導体層間が常時逆バイアス
で動作されるようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170735A JPH0458556A (ja) | 1990-06-28 | 1990-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170735A JPH0458556A (ja) | 1990-06-28 | 1990-06-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458556A true JPH0458556A (ja) | 1992-02-25 |
Family
ID=15910418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170735A Pending JPH0458556A (ja) | 1990-06-28 | 1990-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458556A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031684A (ja) * | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6734479B1 (en) | 1998-12-01 | 2004-05-11 | Hitachi, Ltd. | Semiconductor integrated circuit device and the method of producing the same |
-
1990
- 1990-06-28 JP JP2170735A patent/JPH0458556A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734479B1 (en) | 1998-12-01 | 2004-05-11 | Hitachi, Ltd. | Semiconductor integrated circuit device and the method of producing the same |
| JP2003031684A (ja) * | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6900492B2 (en) * | 2001-07-11 | 2005-05-31 | Hitachi, Ltd. | Integrated circuit device with P-type gate memory cell having pedestal contact plug and peripheral circuit |
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