JPH0458612A - Output circuit - Google Patents
Output circuitInfo
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- JPH0458612A JPH0458612A JP2171210A JP17121090A JPH0458612A JP H0458612 A JPH0458612 A JP H0458612A JP 2171210 A JP2171210 A JP 2171210A JP 17121090 A JP17121090 A JP 17121090A JP H0458612 A JPH0458612 A JP H0458612A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は出力回路に係わり、特に入力〜出力間に過電
流保護用の素子を組み込んだ出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an output circuit, and particularly to an output circuit incorporating an overcurrent protection element between an input and an output.
（従来の技術） 従来のこの種の出力回路の回路図を第４図に示す。(Conventional technology) A circuit diagram of a conventional output circuit of this type is shown in FIG.
同図に示す出力回路は、ｎｐｎ型トランジスタＱ１及び
Ｑ２によるスイッチング機能付きの出力回路である。The output circuit shown in the figure is an output circuit with a switching function using npn type transistors Q1 and Q2.
同図に示す出力回路の動作は、端子ｓｗｉ及びＳＶ２
ヲそれぞれ″Ｈ°レベルにした時、ｎｐｎ型バイポーラ
トランジスタＱｌ及びＱ２が飽和し、入力ＩＮＩ及びＩ
Ｎ２の状態に関わらず、ｎｐｎ型トランジスタＱ３〜Ｑ
７がオフする。これにより、該出力回路はオフ状態とな
る。The operation of the output circuit shown in the figure is based on the terminal swi and SV2.
When each of them is set to the ``H° level, the npn type bipolar transistors Ql and Q2 are saturated, and the inputs INI and I
Regardless of the state of N2, npn type transistors Q3 to Q
7 is off. This turns the output circuit off.
又、トランジスタＱｌ及びＱ２が付いていない、即ち、
スイッチ機能がない出力回路の場合には、入力ＩＮＩ及
びＩＮ２の双方が“Ｌ゛レベル時、該出力回路はオフ状
態となる。Also, transistors Ql and Q2 are not attached, that is,
In the case of an output circuit without a switch function, when both inputs INI and IN2 are at "L" level, the output circuit is turned off.
尚、ｎｐｎ型トランジスタＱ６及び抵抗Ｒ４は過電流保
護用素子である。Note that the npn transistor Q6 and the resistor R4 are overcurrent protection elements.
しかし、同図に示すような過電流保護用素子が組み込ま
れた出力回路では、端子ＳＷＩ及び８Ｍ２が共に“Ｈ”
レベルである時、出力ＯＵＴが“Ｈ″レベル例えばｖＣ
Ｃレベル）となると、トランジスタＱ６のコレクタから
ベースへ電流が流れる方向に電圧がかかり、出力ＯＵＴ
から（抵抗Ｒ４）→（トランジスタＱＢのベース−コレ
クタ）→（トランジスタＱｌのコレフタルエミッタ）→
（接地）のバスで電流ＩＣ＋が流れる。However, in an output circuit incorporating an overcurrent protection element as shown in the same figure, both terminals SWI and 8M2 are set to "H".
level, the output OUT is “H” level, for example, vC
C level), voltage is applied in the direction in which current flows from the collector to the base of transistor Q6, and the output OUT
From (resistance R4) → (base-collector of transistor QB) → (corephthalmic emitter of transistor Ql) →
Current IC+ flows through the (ground) bus.
従って、出力ＯＵＴの電圧が、
ＶＣ！！ｍａｌ （Ｑｌ）＋ Ｖｃａ（Ｑ８）＋Ｒ４
（Ｉ ｃｔ−１ｏ ）の電圧にクランプされてしまい、
出力ＯＵＴを′Ｈａレベルの状態に保持できない。Therefore, the voltage of the output OUT is VC! ! mal (Ql) + Vca (Q8) + R4
It is clamped to the voltage of (I ct-1o ),
The output OUT cannot be maintained at 'Ha level.
又、スイッチ機能がない出力回路の場合でも、入力端に
接続される図示せぬ回路中の低電位に向かって、例えば
出力ＯＵＴから（抵抗Ｒ４）→（トランジスタＱＢのベ
ース−コレクタ）→（入力ＩＮＩ ）＝（図示せぬ回路
中の低電位）のバスで電流が流れてしまうこともある。Also, even in the case of an output circuit without a switch function, for example, from the output OUT (resistor R4) → (base-collector of transistor QB) → (input INI) = (low potential in a circuit not shown) A current may flow through the bus.
（発明が解決しようとする課題）
以上のように入力〜出力間に過電流保護用素子を組み込
んだ従来の出力回路では、該出力回路がオフ状態の時、
その出力が“Ｈ“レベルとなると、過電流保護素子を介
して該出力回路中の低電位に向かって、あるいは該出力
回路の入力に接続された回路中の低電位に向かって電流
が流れてしまうといった問題があった。(Problems to be Solved by the Invention) As described above, in the conventional output circuit incorporating an overcurrent protection element between the input and the output, when the output circuit is in the off state,
When the output becomes "H" level, current flows toward the low potential in the output circuit through the overcurrent protection element or toward the low potential in the circuit connected to the input of the output circuit. There was a problem with the storage.
このため、従来の回路では、その出力をａＨ゛レベルに
保持したい時でも、“Ｈ“レベルに保持できない。Therefore, in the conventional circuit, even when the output is desired to be held at the aH level, it cannot be held at the "H" level.
この発明は上記のような点に鑑みて為されたもので、そ
の目的は、入力〜出力間に過電流保護用素子を取り付け
た出力回路において、該出力回路がオフ状態の時、その
出力から過電流保護用素子を介して流れる電流を防止し
て、その出力を高電位に保持できる出力回路を提供する
ことにある。This invention has been made in view of the above points, and its purpose is to provide an output circuit with an overcurrent protection element installed between the input and the output, when the output circuit is in the OFF state, from the output. An object of the present invention is to provide an output circuit that can prevent current from flowing through an overcurrent protection element and maintain its output at a high potential.
（課題を解決するための手段）
この発明の出力回路は、過電流保護用素子を有する出力
回路において、前記出力回路の出力端にエミッタ及び抵
抗を介してベースを接続し、コレクタを前記出力回路中
の所定電位に接続する前記過電流保護用素子と、前記過
電流保護用素子のコレクタと、前記所定電位の間に接続
され、前記過電流保護用素子の前記コレクタから前記所
定電位に向かって流れる電流を防止する素子と、を具備
することを特徴とする。(Means for Solving the Problems) An output circuit of the present invention includes an overcurrent protection element, in which a base is connected to the output end of the output circuit via an emitter and a resistor, and a collector is connected to the output circuit of the output circuit. The overcurrent protection element is connected between the collector of the overcurrent protection element and the predetermined potential, and the collector of the overcurrent protection element is connected to the predetermined potential. The device is characterized by comprising an element that prevents current from flowing.
（作用）
上記のような出力回路によれば、前記出力回路の出力端
にエミッタ及び抵抗を介してベースを接続し、コレクタ
を前記出力回路の所定電位に接続する前記過電流保護用
素子に対し、前記コレクタから前記所定電位に向かって
流れる電流を防止する素子を設ける。これにより、前記
出力端が前記所定電位より高い電位になった時において
も、前記出力端から前記過電流保護素子を介して前記所
定電位に向かって電流が流れなくなる。(Function) According to the above output circuit, the overcurrent protection element has a base connected to the output end of the output circuit via an emitter and a resistor, and a collector connected to a predetermined potential of the output circuit. , an element is provided for preventing current from flowing from the collector toward the predetermined potential. As a result, even when the output terminal has a potential higher than the predetermined potential, no current flows from the output terminal toward the predetermined potential through the overcurrent protection element.
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。(Examples) Hereinafter, the present invention will be explained by examples with reference to the drawings.
第１図は、この発明の第１の実施例に係わる出力回路の
回路図である。FIG. 1 is a circuit diagram of an output circuit according to a first embodiment of the invention.
同図に示すように、第１の実施例に係わる出力回路は、
その第１の入力ＩＮＩがｎｐｎ型トランジスタＱ４のベ
ースに接続され、トランジスタＱ４−のエミッタがｎｐ
ｎ型トランジスタＱ５のベースに接続され、トランジス
タＱ５のエミッタがｎｐｎ型トランジスタＱ６のベース
に接続されるとともに抵抗Ｒ４を介して出力ＯＵＴに接
続され、トランジスタＱ５のコレクタがトランジスタＱ
４のコレクタに接続されるとともに高電位電源ＶＣＣ（
例えば９［ｖ］程度）に接続される。一方、第２の入力
ＩＮ２がｎｐｎ型トランジスタＱ３のベースに接続され
、トランジスタＱ３のエミッタはｎｐｎ型トランジスタ
Ｑ７のベースに接続されるとともに抵抗Ｒ３を介して接
地される。トランジスタＱ３のコレクタはトランジスタ
Ｑ４のベースに接続されるとともにダイオードＤｌのア
ノードに接続され、ダイオード旧のカソードはトランジ
スタＱ６コレクタに接続され、トランジスタＱ６のエミ
ッタは出力０υＴに接続されるとともにトランジスタＱ
７のコレクタに接続され、トランジスタＱ７のエミッタ
は接地される。トランジスタＱ４のベース及びトランジ
スタＱ３のコレクタと高電位電源ｖＣＣとの間には定電
流源１０が接続されている。又、第１の入力ＩＮＩとト
ランジスタＱ４との間にはｎｐｎ型トランジスタＱ１の
コレクタが接続され、トランジスタＱｌのベースが抵抗
Ｒ１を介して第１のスイッチング信号が供給される端子
Ｓｗｌに接続されトランジスタＱ１のエミッタは接地さ
れる。一方、第２の入力ＩＮ２とトランジスタＱ３との
間にはｎｐｎ型トランジスタＱ２のコレクタが接続され
、トランジスタＱ２のベースが抵抗Ｒ２を介して第２の
スイッチング信号が供給される端子８１２に接続されト
ランジスタＱ２のエミッタは接地される。As shown in the figure, the output circuit according to the first embodiment is
Its first input INI is connected to the base of npn transistor Q4, and the emitter of transistor Q4- is np
The emitter of transistor Q5 is connected to the base of npn transistor Q6 and is also connected to the output OUT via resistor R4, and the collector of transistor Q5 is connected to the base of transistor Q5.
4 and the high potential power supply VCC (
For example, it is connected to about 9 [V]. On the other hand, the second input IN2 is connected to the base of an npn transistor Q3, and the emitter of the transistor Q3 is connected to the base of an npn transistor Q7 and grounded via a resistor R3. The collector of the transistor Q3 is connected to the base of the transistor Q4 and the anode of the diode Dl, the cathode of the diode is connected to the collector of the transistor Q6, and the emitter of the transistor Q6 is connected to the output 0υT and the anode of the diode Dl.
The emitter of transistor Q7 is grounded. A constant current source 10 is connected between the base of the transistor Q4, the collector of the transistor Q3, and the high potential power supply vCC. Further, the collector of an npn transistor Q1 is connected between the first input INI and the transistor Q4, and the base of the transistor Ql is connected to the terminal Swl to which the first switching signal is supplied via the resistor R1. The emitter of Q1 is grounded. On the other hand, the collector of an npn transistor Q2 is connected between the second input IN2 and the transistor Q3, and the base of the transistor Q2 is connected to the terminal 812 to which the second switching signal is supplied via the resistor R2. The emitter of Q2 is grounded.
尚、トランジスタＱ６及び抵抗Ｒ４は過電流保護用素子
である。Note that the transistor Q6 and the resistor R4 are overcurrent protection elements.
上記構成の入力〜出力間に過電流保護用素子を組み込ん
だ出力回路であると、端子Ｓｖ１及び８１１２が共に“
Ｈ°レベルの時、該出力回路はオフ状態となる。しかし
、トランジスタＱ６のコレクタにダイオードＤＩのカソ
ードが接続され、トランジスタＱｌのコレクタに該ダイ
オードＤｉのアノードが接続されているため、その出力
０υＴがｍ Ｈｅ レベルの時、該ダイオードＤＩは逆
方向バイアスとなり、従来で説明したようなバスによっ
て電流が流れることがない。If the output circuit incorporates an overcurrent protection element between the input and output of the above configuration, both terminals Sv1 and 8112 will be “
At H° level, the output circuit is turned off. However, since the cathode of the diode DI is connected to the collector of the transistor Q6, and the anode of the diode Di is connected to the collector of the transistor Ql, when the output 0υT is at the mHe level, the diode DI becomes reverse biased. , no current flows through the bus as described in the prior art.
従って、上記構成の出力回路によれば、該出力回路がオ
フ状態であっても、その出力ＯＵＴを“Ｈ＃レベルに保
持できる。Therefore, according to the output circuit configured as described above, even if the output circuit is in the off state, the output OUT can be maintained at the "H# level."
又、スイッチング用のトランジスタＱ１及びＱ２がない
場合でも、トランジスタＱ６のコレクタにダイオードＤ
１のカソードが接続され、第１の入力ＩＮｌに該ダイオ
ードＤｉのアノードが接続されるため、上記同様、その
出力０υＴが“Ｈ°レベルの時、該ダイオードＤＩは逆
方向バイアスとなる。Also, even if there are no switching transistors Q1 and Q2, a diode D is connected to the collector of transistor Q6.
Since the cathode of the diode Di is connected to the first input INl and the anode of the diode Di is connected to the first input INl, the diode DI becomes reverse biased when the output 0υT is at the "H° level" as described above.
ところで、例えば通常のｐｎ接合のみのダイオードでは
約２０ ［Ｖ］以上の耐圧があり、その出力０υＴを“
Ｈ°レベルに充分に保持できる能力を持っている。By the way, for example, a normal diode with only a pn junction has a withstand voltage of about 20 [V] or more, and its output 0υT is
It has the ability to sufficiently maintain the H° level.
又、ダイオードＤ１は、第２図に示すようにダイオード
接続されたｎｐｎ型バイポーラトランジスタＴｒｉ・・
・Ｔｒｎを、トランジスタＱ６のコレフタルトランジス
タＱｌのコレクタ（若しく第１の入力ＩＮ！ ）間に数
段、直列接続したものに置き換えても良い。The diode D1 is a diode-connected npn bipolar transistor Tri as shown in FIG.
- Trn may be replaced with several stages connected in series between the collector (or first input IN!) of the corephthal transistor Ql of the transistor Q6.
直列に接続する理由は、ダイオード接続されたトランジ
スタの場合、通常その耐圧が約５［ｖ］程度しかないた
め、数段直列に接続することによって通常のｐｎ接合の
みのダイオードの耐圧に相当させるためである。勿論ｎ
ｐｎ型トランジスタでなく、ｐｎｐ型トランジスタでも
良い。The reason for connecting them in series is that in the case of diode-connected transistors, the withstand voltage is usually only about 5 [V], so by connecting several stages in series, the withstand voltage can be made to correspond to the withstand voltage of a normal p-n junction diode. It is. Of course n
Instead of a pn type transistor, a pnp type transistor may be used.
さらに、ダイオードＤＩはツェナーダイオード等に置き
換えても良い。Furthermore, the diode DI may be replaced with a Zener diode or the like.
第３図は、この発明の第２の実施例に係わる出力回路の
回路図である。第３図において、第１図と同一の部分に
ついては同一の参照符号を付し、異なる部分についての
み説明する。FIG. 3 is a circuit diagram of an output circuit according to a second embodiment of the invention. In FIG. 3, the same parts as in FIG. 1 are given the same reference numerals, and only the different parts will be explained.
同図に示す出力回路は、第１図に示した出力回路にｎｐ
ｒｔ型トランジスタＱ８〜Ｑ１５及び抵抗Ｒ５〜Ｒ１２
による入力回路を組み込み、さらに定電流源１ｏＪｔ−
ｐｎｐ型トランジスタ０１Ｂ、Ｑ１７及び抵抗Ｒ１３〜
Ｒ１５によるカレントミラー回路に置き換えたものであ
る。The output circuit shown in the same figure is an np
rt type transistors Q8 to Q15 and resistors R5 to R12
Incorporating an input circuit with a constant current source of 1oJt-
PNP type transistor 01B, Q17 and resistor R13~
This is replaced with a current mirror circuit using R15.
上記構成の出力回路においても、第１の実施例同様、過
電流保護素子であるトランジスタＱ６のコレクタにダイ
オードＤ１のカソードを接続し、トランジスタＱｌのコ
レクタに該ダイオードＤＩのアノードを接続することに
より、従来で説明したようなパスによって電流が流れる
ことを防止でき、該出力回路がオフ状態であっても、そ
の出力ＯＵＴを″Ｈ°レベルに保持できる。In the output circuit having the above configuration, as in the first embodiment, the cathode of the diode D1 is connected to the collector of the transistor Q6, which is an overcurrent protection element, and the anode of the diode DI is connected to the collector of the transistor Ql. It is possible to prevent current from flowing through the path as described in the prior art, and even if the output circuit is in the OFF state, the output OUT can be maintained at the "H" level.
［発明の効果］
以上説明したようにこの発明によれば、入力〜出力間に
過電流保護用素子を取り付けた出力回路において、該出
力回路がオフ状態の時、その出力から過電流保護用素子
を介して流れる電流が防止され、その出力を高電位に保
持できる出力回路を提供できる。[Effects of the Invention] As explained above, according to the present invention, in an output circuit in which an overcurrent protection element is installed between an input and an output, when the output circuit is in an OFF state, the overcurrent protection element is removed from the output. It is possible to provide an output circuit that prevents current from flowing through the output circuit and maintains its output at a high potential.
第１図はこの発明の第１の実施例に係わる出力回路の回
路図、第２図は第１図中に示すダイオードの変形例を示
す図、第３図はこの発明の第２の実施例に係わる出力回
路の回路図、第４図は従来の出力回路の回路図である。
Ｑ１＝Ｑ１５− ｎ ｐ ｎ型トランジスタ、ＱｌＢ、
Ｑ１７・・・ｐｎｐｎ型トランジスタ１−Ｒ１５・・・
抵抗、Ｄｌ・・・ダイオード、Ｔｒｉ−Ｔｒｎ・・・ｎ
ｐｎ型バイポーラトランジスタ。FIG. 1 is a circuit diagram of an output circuit according to a first embodiment of the invention, FIG. 2 is a diagram showing a modification of the diode shown in FIG. 1, and FIG. 3 is a diagram of a second embodiment of the invention. FIG. 4 is a circuit diagram of a conventional output circuit. Q1=Q15- n p n-type transistor, QlB,
Q17... pnpn type transistor 1-R15...
Resistor, Dl...diode, Tri-Trn...n
pn type bipolar transistor.
Claims (1)
回路の出力端にエミッタ及び抵抗を介してベースを接続
し、コレクタを前記出力回路中の所定電位に接続する前
記過電流保護用素子と、前記過電流保護用素子のコレク
タと、前記所定電位の間に接続され、前記過電流保護用
素子の前記コレクタから前記所定電位に向かって流れる
電流を防止する素子と、 を具備することを特徴とする出力回路。[Claims] In an output circuit having an overcurrent protection element, the base is connected to the output end of the output circuit via an emitter and a resistor, and the collector is connected to a predetermined potential in the output circuit. A protection element, a collector of the overcurrent protection element, and an element connected between the predetermined potential to prevent current from flowing from the collector of the overcurrent protection element toward the predetermined potential. An output circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171210A JPH0458612A (en) | 1990-06-28 | 1990-06-28 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171210A JPH0458612A (en) | 1990-06-28 | 1990-06-28 | Output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458612A true JPH0458612A (en) | 1992-02-25 |
Family
ID=15919078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171210A Pending JPH0458612A (en) | 1990-06-28 | 1990-06-28 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458612A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009174702A (en) * | 2007-12-24 | 2009-08-06 | Denso Corp | Clamp fixing structure |
| JPWO2012095897A1 (en) * | 2011-01-14 | 2014-06-09 | パナソニック株式会社 | Charge pump circuit |
-
1990
- 1990-06-28 JP JP2171210A patent/JPH0458612A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009174702A (en) * | 2007-12-24 | 2009-08-06 | Denso Corp | Clamp fixing structure |
| JPWO2012095897A1 (en) * | 2011-01-14 | 2014-06-09 | パナソニック株式会社 | Charge pump circuit |
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