JPH0458612A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0458612A JPH0458612A JP2171210A JP17121090A JPH0458612A JP H0458612 A JPH0458612 A JP H0458612A JP 2171210 A JP2171210 A JP 2171210A JP 17121090 A JP17121090 A JP 17121090A JP H0458612 A JPH0458612 A JP H0458612A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output circuit
- transistor
- collector
- overcurrent protection
- Prior art date
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- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は出力回路に係わり、特に入力〜出力間に過電
流保護用の素子を組み込んだ出力回路に関する。
流保護用の素子を組み込んだ出力回路に関する。
（従来の技術）
従来のこの種の出力回路の回路図を第４図に示す。
同図に示す出力回路は、ｎｐｎ型トランジスタＱ１及び
Ｑ２によるスイッチング機能付きの出力回路である。
Ｑ２によるスイッチング機能付きの出力回路である。
同図に示す出力回路の動作は、端子ｓｗｉ及びＳＶ２
ヲそれぞれ″Ｈ°レベルにした時、ｎｐｎ型バイポーラ
トランジスタＱｌ及びＱ２が飽和し、入力ＩＮＩ及びＩ
Ｎ２の状態に関わらず、ｎｐｎ型トランジスタＱ３〜Ｑ
７がオフする。これにより、該出力回路はオフ状態とな
る。
ヲそれぞれ″Ｈ°レベルにした時、ｎｐｎ型バイポーラ
トランジスタＱｌ及びＱ２が飽和し、入力ＩＮＩ及びＩ
Ｎ２の状態に関わらず、ｎｐｎ型トランジスタＱ３〜Ｑ
７がオフする。これにより、該出力回路はオフ状態とな
る。
又、トランジスタＱｌ及びＱ２が付いていない、即ち、
スイッチ機能がない出力回路の場合には、入力ＩＮＩ及
びＩＮ２の双方が“Ｌ゛レベル時、該出力回路はオフ状
態となる。
スイッチ機能がない出力回路の場合には、入力ＩＮＩ及
びＩＮ２の双方が“Ｌ゛レベル時、該出力回路はオフ状
態となる。
尚、ｎｐｎ型トランジスタＱ６及び抵抗Ｒ４は過電流保
護用素子である。
護用素子である。
しかし、同図に示すような過電流保護用素子が組み込ま
れた出力回路では、端子ＳＷＩ及び８Ｍ２が共に“Ｈ”
レベルである時、出力ＯＵＴが“Ｈ″レベル例えばｖＣ
Ｃレベル）となると、トランジスタＱ６のコレクタから
ベースへ電流が流れる方向に電圧がかかり、出力ＯＵＴ
から（抵抗Ｒ４）→（トランジスタＱＢのベース−コレ
クタ）→（トランジスタＱｌのコレフタルエミッタ）→
（接地）のバスで電流ＩＣ＋が流れる。
れた出力回路では、端子ＳＷＩ及び８Ｍ２が共に“Ｈ”
レベルである時、出力ＯＵＴが“Ｈ″レベル例えばｖＣ
Ｃレベル）となると、トランジスタＱ６のコレクタから
ベースへ電流が流れる方向に電圧がかかり、出力ＯＵＴ
から（抵抗Ｒ４）→（トランジスタＱＢのベース−コレ
クタ）→（トランジスタＱｌのコレフタルエミッタ）→
（接地）のバスで電流ＩＣ＋が流れる。
従って、出力ＯＵＴの電圧が、
ＶＣ！！ｍａｌ （Ｑｌ）＋ Ｖｃａ（Ｑ８）＋Ｒ４
（Ｉ ｃｔ−１ｏ ）の電圧にクランプされてしまい、
出力ＯＵＴを′Ｈａレベルの状態に保持できない。
（Ｉ ｃｔ−１ｏ ）の電圧にクランプされてしまい、
出力ＯＵＴを′Ｈａレベルの状態に保持できない。
又、スイッチ機能がない出力回路の場合でも、入力端に
接続される図示せぬ回路中の低電位に向かって、例えば
出力ＯＵＴから（抵抗Ｒ４）→（トランジスタＱＢのベ
ース−コレクタ）→（入力ＩＮＩ ）＝（図示せぬ回路
中の低電位）のバスで電流が流れてしまうこともある。
接続される図示せぬ回路中の低電位に向かって、例えば
出力ＯＵＴから（抵抗Ｒ４）→（トランジスタＱＢのベ
ース−コレクタ）→（入力ＩＮＩ ）＝（図示せぬ回路
中の低電位）のバスで電流が流れてしまうこともある。
（発明が解決しようとする課題）
以上のように入力〜出力間に過電流保護用素子を組み込
んだ従来の出力回路では、該出力回路がオフ状態の時、
その出力が“Ｈ“レベルとなると、過電流保護素子を介
して該出力回路中の低電位に向かって、あるいは該出力
回路の入力に接続された回路中の低電位に向かって電流
が流れてしまうといった問題があった。
んだ従来の出力回路では、該出力回路がオフ状態の時、
その出力が“Ｈ“レベルとなると、過電流保護素子を介
して該出力回路中の低電位に向かって、あるいは該出力
回路の入力に接続された回路中の低電位に向かって電流
が流れてしまうといった問題があった。
このため、従来の回路では、その出力をａＨ゛レベルに
保持したい時でも、“Ｈ“レベルに保持できない。
保持したい時でも、“Ｈ“レベルに保持できない。
この発明は上記のような点に鑑みて為されたもので、そ
の目的は、入力〜出力間に過電流保護用素子を取り付け
た出力回路において、該出力回路がオフ状態の時、その
出力から過電流保護用素子を介して流れる電流を防止し
て、その出力を高電位に保持できる出力回路を提供する
ことにある。
の目的は、入力〜出力間に過電流保護用素子を取り付け
た出力回路において、該出力回路がオフ状態の時、その
出力から過電流保護用素子を介して流れる電流を防止し
て、その出力を高電位に保持できる出力回路を提供する
ことにある。
（課題を解決するための手段）
この発明の出力回路は、過電流保護用素子を有する出力
回路において、前記出力回路の出力端にエミッタ及び抵
抗を介してベースを接続し、コレクタを前記出力回路中
の所定電位に接続する前記過電流保護用素子と、前記過
電流保護用素子のコレクタと、前記所定電位の間に接続
され、前記過電流保護用素子の前記コレクタから前記所
定電位に向かって流れる電流を防止する素子と、を具備
することを特徴とする。
回路において、前記出力回路の出力端にエミッタ及び抵
抗を介してベースを接続し、コレクタを前記出力回路中
の所定電位に接続する前記過電流保護用素子と、前記過
電流保護用素子のコレクタと、前記所定電位の間に接続
され、前記過電流保護用素子の前記コレクタから前記所
定電位に向かって流れる電流を防止する素子と、を具備
することを特徴とする。
（作用）
上記のような出力回路によれば、前記出力回路の出力端
にエミッタ及び抵抗を介してベースを接続し、コレクタ
を前記出力回路の所定電位に接続する前記過電流保護用
素子に対し、前記コレクタから前記所定電位に向かって
流れる電流を防止する素子を設ける。これにより、前記
出力端が前記所定電位より高い電位になった時において
も、前記出力端から前記過電流保護素子を介して前記所
定電位に向かって電流が流れなくなる。
にエミッタ及び抵抗を介してベースを接続し、コレクタ
を前記出力回路の所定電位に接続する前記過電流保護用
素子に対し、前記コレクタから前記所定電位に向かって
流れる電流を防止する素子を設ける。これにより、前記
出力端が前記所定電位より高い電位になった時において
も、前記出力端から前記過電流保護素子を介して前記所
定電位に向かって電流が流れなくなる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図は、この発明の第１の実施例に係わる出力回路の
回路図である。
回路図である。
同図に示すように、第１の実施例に係わる出力回路は、
その第１の入力ＩＮＩがｎｐｎ型トランジスタＱ４のベ
ースに接続され、トランジスタＱ４−のエミッタがｎｐ
ｎ型トランジスタＱ５のベースに接続され、トランジス
タＱ５のエミッタがｎｐｎ型トランジスタＱ６のベース
に接続されるとともに抵抗Ｒ４を介して出力ＯＵＴに接
続され、トランジスタＱ５のコレクタがトランジスタＱ
４のコレクタに接続されるとともに高電位電源ＶＣＣ（
例えば９［ｖ］程度）に接続される。一方、第２の入力
ＩＮ２がｎｐｎ型トランジスタＱ３のベースに接続され
、トランジスタＱ３のエミッタはｎｐｎ型トランジスタ
Ｑ７のベースに接続されるとともに抵抗Ｒ３を介して接
地される。トランジスタＱ３のコレクタはトランジスタ
Ｑ４のベースに接続されるとともにダイオードＤｌのア
ノードに接続され、ダイオード旧のカソードはトランジ
スタＱ６コレクタに接続され、トランジスタＱ６のエミ
ッタは出力０υＴに接続されるとともにトランジスタＱ
７のコレクタに接続され、トランジスタＱ７のエミッタ
は接地される。トランジスタＱ４のベース及びトランジ
スタＱ３のコレクタと高電位電源ｖＣＣとの間には定電
流源１０が接続されている。又、第１の入力ＩＮＩとト
ランジスタＱ４との間にはｎｐｎ型トランジスタＱ１の
コレクタが接続され、トランジスタＱｌのベースが抵抗
Ｒ１を介して第１のスイッチング信号が供給される端子
Ｓｗｌに接続されトランジスタＱ１のエミッタは接地さ
れる。一方、第２の入力ＩＮ２とトランジスタＱ３との
間にはｎｐｎ型トランジスタＱ２のコレクタが接続され
、トランジスタＱ２のベースが抵抗Ｒ２を介して第２の
スイッチング信号が供給される端子８１２に接続されト
ランジスタＱ２のエミッタは接地される。
その第１の入力ＩＮＩがｎｐｎ型トランジスタＱ４のベ
ースに接続され、トランジスタＱ４−のエミッタがｎｐ
ｎ型トランジスタＱ５のベースに接続され、トランジス
タＱ５のエミッタがｎｐｎ型トランジスタＱ６のベース
に接続されるとともに抵抗Ｒ４を介して出力ＯＵＴに接
続され、トランジスタＱ５のコレクタがトランジスタＱ
４のコレクタに接続されるとともに高電位電源ＶＣＣ（
例えば９［ｖ］程度）に接続される。一方、第２の入力
ＩＮ２がｎｐｎ型トランジスタＱ３のベースに接続され
、トランジスタＱ３のエミッタはｎｐｎ型トランジスタ
Ｑ７のベースに接続されるとともに抵抗Ｒ３を介して接
地される。トランジスタＱ３のコレクタはトランジスタ
Ｑ４のベースに接続されるとともにダイオードＤｌのア
ノードに接続され、ダイオード旧のカソードはトランジ
スタＱ６コレクタに接続され、トランジスタＱ６のエミ
ッタは出力０υＴに接続されるとともにトランジスタＱ
７のコレクタに接続され、トランジスタＱ７のエミッタ
は接地される。トランジスタＱ４のベース及びトランジ
スタＱ３のコレクタと高電位電源ｖＣＣとの間には定電
流源１０が接続されている。又、第１の入力ＩＮＩとト
ランジスタＱ４との間にはｎｐｎ型トランジスタＱ１の
コレクタが接続され、トランジスタＱｌのベースが抵抗
Ｒ１を介して第１のスイッチング信号が供給される端子
Ｓｗｌに接続されトランジスタＱ１のエミッタは接地さ
れる。一方、第２の入力ＩＮ２とトランジスタＱ３との
間にはｎｐｎ型トランジスタＱ２のコレクタが接続され
、トランジスタＱ２のベースが抵抗Ｒ２を介して第２の
スイッチング信号が供給される端子８１２に接続されト
ランジスタＱ２のエミッタは接地される。
尚、トランジスタＱ６及び抵抗Ｒ４は過電流保護用素子
である。
である。
上記構成の入力〜出力間に過電流保護用素子を組み込ん
だ出力回路であると、端子Ｓｖ１及び８１１２が共に“
Ｈ°レベルの時、該出力回路はオフ状態となる。しかし
、トランジスタＱ６のコレクタにダイオードＤＩのカソ
ードが接続され、トランジスタＱｌのコレクタに該ダイ
オードＤｉのアノードが接続されているため、その出力
０υＴがｍ Ｈｅ レベルの時、該ダイオードＤＩは逆
方向バイアスとなり、従来で説明したようなバスによっ
て電流が流れることがない。
だ出力回路であると、端子Ｓｖ１及び８１１２が共に“
Ｈ°レベルの時、該出力回路はオフ状態となる。しかし
、トランジスタＱ６のコレクタにダイオードＤＩのカソ
ードが接続され、トランジスタＱｌのコレクタに該ダイ
オードＤｉのアノードが接続されているため、その出力
０υＴがｍ Ｈｅ レベルの時、該ダイオードＤＩは逆
方向バイアスとなり、従来で説明したようなバスによっ
て電流が流れることがない。
従って、上記構成の出力回路によれば、該出力回路がオ
フ状態であっても、その出力ＯＵＴを“Ｈ＃レベルに保
持できる。
フ状態であっても、その出力ＯＵＴを“Ｈ＃レベルに保
持できる。
又、スイッチング用のトランジスタＱ１及びＱ２がない
場合でも、トランジスタＱ６のコレクタにダイオードＤ
１のカソードが接続され、第１の入力ＩＮｌに該ダイオ
ードＤｉのアノードが接続されるため、上記同様、その
出力０υＴが“Ｈ°レベルの時、該ダイオードＤＩは逆
方向バイアスとなる。
場合でも、トランジスタＱ６のコレクタにダイオードＤ
１のカソードが接続され、第１の入力ＩＮｌに該ダイオ
ードＤｉのアノードが接続されるため、上記同様、その
出力０υＴが“Ｈ°レベルの時、該ダイオードＤＩは逆
方向バイアスとなる。
ところで、例えば通常のｐｎ接合のみのダイオードでは
約２０ ［Ｖ］以上の耐圧があり、その出力０υＴを“
Ｈ°レベルに充分に保持できる能力を持っている。
約２０ ［Ｖ］以上の耐圧があり、その出力０υＴを“
Ｈ°レベルに充分に保持できる能力を持っている。
又、ダイオードＤ１は、第２図に示すようにダイオード
接続されたｎｐｎ型バイポーラトランジスタＴｒｉ・・
・Ｔｒｎを、トランジスタＱ６のコレフタルトランジス
タＱｌのコレクタ（若しく第１の入力ＩＮ！ ）間に数
段、直列接続したものに置き換えても良い。
接続されたｎｐｎ型バイポーラトランジスタＴｒｉ・・
・Ｔｒｎを、トランジスタＱ６のコレフタルトランジス
タＱｌのコレクタ（若しく第１の入力ＩＮ！ ）間に数
段、直列接続したものに置き換えても良い。
直列に接続する理由は、ダイオード接続されたトランジ
スタの場合、通常その耐圧が約５［ｖ］程度しかないた
め、数段直列に接続することによって通常のｐｎ接合の
みのダイオードの耐圧に相当させるためである。勿論ｎ
ｐｎ型トランジスタでなく、ｐｎｐ型トランジスタでも
良い。
スタの場合、通常その耐圧が約５［ｖ］程度しかないた
め、数段直列に接続することによって通常のｐｎ接合の
みのダイオードの耐圧に相当させるためである。勿論ｎ
ｐｎ型トランジスタでなく、ｐｎｐ型トランジスタでも
良い。
さらに、ダイオードＤＩはツェナーダイオード等に置き
換えても良い。
換えても良い。
第３図は、この発明の第２の実施例に係わる出力回路の
回路図である。第３図において、第１図と同一の部分に
ついては同一の参照符号を付し、異なる部分についての
み説明する。
回路図である。第３図において、第１図と同一の部分に
ついては同一の参照符号を付し、異なる部分についての
み説明する。
同図に示す出力回路は、第１図に示した出力回路にｎｐ
ｒｔ型トランジスタＱ８〜Ｑ１５及び抵抗Ｒ５〜Ｒ１２
による入力回路を組み込み、さらに定電流源１ｏＪｔ−
ｐｎｐ型トランジスタ０１Ｂ、Ｑ１７及び抵抗Ｒ１３〜
Ｒ１５によるカレントミラー回路に置き換えたものであ
る。
ｒｔ型トランジスタＱ８〜Ｑ１５及び抵抗Ｒ５〜Ｒ１２
による入力回路を組み込み、さらに定電流源１ｏＪｔ−
ｐｎｐ型トランジスタ０１Ｂ、Ｑ１７及び抵抗Ｒ１３〜
Ｒ１５によるカレントミラー回路に置き換えたものであ
る。
上記構成の出力回路においても、第１の実施例同様、過
電流保護素子であるトランジスタＱ６のコレクタにダイ
オードＤ１のカソードを接続し、トランジスタＱｌのコ
レクタに該ダイオードＤＩのアノードを接続することに
より、従来で説明したようなパスによって電流が流れる
ことを防止でき、該出力回路がオフ状態であっても、そ
の出力ＯＵＴを″Ｈ°レベルに保持できる。
電流保護素子であるトランジスタＱ６のコレクタにダイ
オードＤ１のカソードを接続し、トランジスタＱｌのコ
レクタに該ダイオードＤＩのアノードを接続することに
より、従来で説明したようなパスによって電流が流れる
ことを防止でき、該出力回路がオフ状態であっても、そ
の出力ＯＵＴを″Ｈ°レベルに保持できる。
［発明の効果］
以上説明したようにこの発明によれば、入力〜出力間に
過電流保護用素子を取り付けた出力回路において、該出
力回路がオフ状態の時、その出力から過電流保護用素子
を介して流れる電流が防止され、その出力を高電位に保
持できる出力回路を提供できる。
過電流保護用素子を取り付けた出力回路において、該出
力回路がオフ状態の時、その出力から過電流保護用素子
を介して流れる電流が防止され、その出力を高電位に保
持できる出力回路を提供できる。
第１図はこの発明の第１の実施例に係わる出力回路の回
路図、第２図は第１図中に示すダイオードの変形例を示
す図、第３図はこの発明の第２の実施例に係わる出力回
路の回路図、第４図は従来の出力回路の回路図である。 Ｑ１＝Ｑ１５− ｎ ｐ ｎ型トランジスタ、ＱｌＢ、
Ｑ１７・・・ｐｎｐｎ型トランジスタ１−Ｒ１５・・・
抵抗、Ｄｌ・・・ダイオード、Ｔｒｉ−Ｔｒｎ・・・ｎ
ｐｎ型バイポーラトランジスタ。
路図、第２図は第１図中に示すダイオードの変形例を示
す図、第３図はこの発明の第２の実施例に係わる出力回
路の回路図、第４図は従来の出力回路の回路図である。 Ｑ１＝Ｑ１５− ｎ ｐ ｎ型トランジスタ、ＱｌＢ、
Ｑ１７・・・ｐｎｐｎ型トランジスタ１−Ｒ１５・・・
抵抗、Ｄｌ・・・ダイオード、Ｔｒｉ−Ｔｒｎ・・・ｎ
ｐｎ型バイポーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 過電流保護用素子を有する出力回路において、前記出力
回路の出力端にエミッタ及び抵抗を介してベースを接続
し、コレクタを前記出力回路中の所定電位に接続する前
記過電流保護用素子と、前記過電流保護用素子のコレク
タと、前記所定電位の間に接続され、前記過電流保護用
素子の前記コレクタから前記所定電位に向かって流れる
電流を防止する素子と、 を具備することを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171210A JPH0458612A (ja) | 1990-06-28 | 1990-06-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171210A JPH0458612A (ja) | 1990-06-28 | 1990-06-28 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458612A true JPH0458612A (ja) | 1992-02-25 |
Family
ID=15919078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171210A Pending JPH0458612A (ja) | 1990-06-28 | 1990-06-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458612A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009174702A (ja) * | 2007-12-24 | 2009-08-06 | Denso Corp | クランプの固定構造 |
| JPWO2012095897A1 (ja) * | 2011-01-14 | 2014-06-09 | パナソニック株式会社 | チャージポンプ回路 |
-
1990
- 1990-06-28 JP JP2171210A patent/JPH0458612A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009174702A (ja) * | 2007-12-24 | 2009-08-06 | Denso Corp | クランプの固定構造 |
| JPWO2012095897A1 (ja) * | 2011-01-14 | 2014-06-09 | パナソニック株式会社 | チャージポンプ回路 |
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