JPH0458844U - - Google Patents
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- Publication number
- JPH0458844U JPH0458844U JP10052090U JP10052090U JPH0458844U JP H0458844 U JPH0458844 U JP H0458844U JP 10052090 U JP10052090 U JP 10052090U JP 10052090 U JP10052090 U JP 10052090U JP H0458844 U JPH0458844 U JP H0458844U
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- JP
- Japan
- Prior art keywords
- logic gate
- receives
- signal
- logic
- interface signal
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 1
Description
第１図は本考案の一実施例の回路図、第２図は
第１図の動作を示すタイムチヤートである。 １……レデイ／デイスクチエンジ切替端子、２
……レデイ／デイスクチエンジ出力端子、３……
レデイ信号、４……デイスクチエンジ信号、１１
〜１４……ＮＡＮＤゲート、Ｒ……抵抗。
第１図の動作を示すタイムチヤートである。 １……レデイ／デイスクチエンジ切替端子、２
……レデイ／デイスクチエンジ出力端子、３……
レデイ信号、４……デイスクチエンジ信号、１１
〜１４……ＮＡＮＤゲート、Ｒ……抵抗。
Claims (1)
- プルアツプされたインターフエース信号とレデ
イ信号を入力とする第１の論理ゲートと、前記イ
ンターフエース信号を入力とする第２の論理ゲー
トと、前記第２の論理ゲートの出力とデイスクチ
エンジ信号を入力する第３の論理ゲートと、前記
第１および第２の論理ゲートの出力を入力とする
第４の論理ゲートとを具備することを特徴とする
フロツピイデイスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10052090U JPH0458844U (ja) | 1990-09-26 | 1990-09-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10052090U JPH0458844U (ja) | 1990-09-26 | 1990-09-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458844U true JPH0458844U (ja) | 1992-05-20 |
Family
ID=31843243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10052090U Pending JPH0458844U (ja) | 1990-09-26 | 1990-09-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458844U (ja) |
-
1990
- 1990-09-26 JP JP10052090U patent/JPH0458844U/ja active Pending
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