JPH0459715B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、二つのビツトライン間に現れ、かつ
１データビツトを示す電圧差を増幅するために用
いる読取り増幅器として周知の増幅器に関するも
のである。

かかる増幅器は二つのビツトラインの電圧レベ
ルを安定させるためにも使われている。

これらのビツトラインは増幅を必要とする電圧
レベルを発つするメモリーセルの出力ラインであ
つてもよい。本発明の読取り増幅器は静電及びダ
イナミツクメモリーセルに応用できる。

これらのビツトラインは、コンピユータの中央
演算処理装置に属する、演算器の一部である論理
回路の出力ラインに接続されてもよい。

本発明の読取り増幅器はCOMS技術によつて
構成される回路の出力信号を増幅するのに用いら
れることがよく知られている。

一般には、これら二つのビツトラインを読取り
増幅器に対応する２進値を示す所定の、安定した
電圧レベルに保たなければならない。従来例で
は、これらレベルのいずれか一つが、回路の接地
レベルに対応するが、他のレベルは電圧源のレベ
ルである。

読取り増幅器は、演算速度をあげる問題を解決
し、出来るだけ、消費電力を少なくするよう設計
しなければならない問題をかかえている。

米国特許第4551641号には、交差結合NMOSト
ランジスタによつて作られた第１増幅器からなる
COMS技術の増幅器が開示されている。これら
の交差結合NMOSトランジスタは、制御信号の
影響で、接地電圧に最も近い電圧を有するビツト
ラインを接地する。第２制御信号の影響下で、交
差結合PMOSトランジスタを使つている第２増
幅器は第２ビツトラインを電源と接続させる効果
を有する。これら二つの増幅器の制御信号は、ク
ロツク信号であり、互いに異なる相である。この
増幅器がビツトラインの増幅を達成したけれど
も、一度第１ビツトラインが充分に放電されてし
まうと、第２増幅器を付勢するに充分な位相で、
二つのクロツク信号が存在することが必要であ
る。PMOSトランジスタを有する増幅器が、第
１ビツトラインが充分に放電する前に、あまりに
も速くトリガされると、二つの増幅器は電源と接
地との間に短絡路を形成することになる。これは
大きな不都合である。特に複数の増幅器を用い
て、多数のビツトラインを具備するレジスタつま
り演算器の出力を増幅する場合には、ビツトライ
ンの各組が単一クロツクで発生する信号によつて
制御される増幅器に接続しなければならない。か
かる応用では、PMOSトランジスタを有する総
ての増幅器が、同時に付勢され、従つて、ビツト
ラインのいずれの組にも短絡回路を作らないため
に、充分大きな遅れが、活性化とNMOSトラン
ジスタを有する増幅器の活性化との間に生じてし
まう。更に、この遅れによつて、（その製造に関
連する）回路の特性が失われることを考慮しなけ
ればならない。これらのコメントは二つの増幅器
の活性化の間の相移動が大袈裟になり、増幅機能
が遅くなることを示している。さもなければ、電
源と接地との間の短絡路が増大することになり、
したがつて、電力消費が増大する。

本発明の目的は、これら不都合を取り除くこと
であり、そのために、第２増幅器がクロツク信号
だけでなく、ビツトラインの電圧状態に基づく信
号によつて制御される第２増幅器を有する読取り
増幅器を提供することである。

更に、本発明の目的は、二つのビツトラインの
電圧差を増幅するための読取り増幅器を提供する
ことである。この読取り増幅器は電圧源と関連
し、該ビツトラインの電圧に感応する第１増幅器
を具備し、この第１増幅器は該読取り増幅器が制
御信号によつて活性化されると、最低電圧のビツ
トラインを該電圧源の最低電位の端子と接続させ
る。該読取り増幅器は検出回路を具備し、この検
出回路は、ビツトラインのいずれか一つの電圧が
所定値より低いと、制御信号を発生し、該制御信
号は該電圧に感応する第２増幅器の活性化を制御
し、活性化されると、最高電圧のビツトラインを
該電圧源の最高電位の端子と接続させることを特
徴としている。

本発明はCOMS技術を使うことを提案してい
る。

本発明はその他の特徴は、メモリーセルまたは
演算器の選択のための信号に、第１増幅器の活性
化を隷属させることが出来る読取り増幅器に関す
る。

その他の特徴では、本発明の読取り増幅装置は
第１増幅器の活性化の最後に隷属するビツトライ
ンの予備充電を可能にする回路に関連している。

その他の特徴については、好ましい実施例の記
載から明らかになろう。

第１図は論理回路１の出力端子に接続されたビ
ツトラインＢ０，Ｂ１を示しており、この論理回
路１は、例えば、レジスタに属するマルチバイブ
レータである。

論理回路１はまた、デジタルオペレータの一つ
のビツトと協働する出力回路であつてもよい。話
を簡単に運ぶために、この論理回路を以下簡単に
“記憶点”と呼ぶことにする。

記憶点１は選択信号SMiによつて選択され、こ
の選択信号SMiは、読取り信号RD、クロツク信
号PH２、及び随意にレジスタ選択信号SELiを受
信する選択回路２によつて発生される。レジスタ
選択信号SELiは、記憶点１がレジスタバンクに
属するマルチバイブレータである時に使われる。
バンクのレジスタｉが選択された場合には、レジ
スタ選択信号SELiは付勢され、選択信号SMiを
経てレジスタｉのすべてのマルチバイブレータを
選択する。この選択は読取り信号RDが制御され
る時、及びクロツク信号PH２によつて充電され
る読取り相にある時にのみ有効である。選択回路
２を作ることは、特別難しいことではない。この
選択回路２はCOMS技術を使つて論理ゲートに
よつて通常の方法で構成することが有利である。

記憶点１及び選択回路２は本発明の読取り増幅
器の前後関係を示すために記載されている。読取
り増幅器そのものはビツトラインＢ０，Ｂ１に接
続され、かつ制御信号CANによつて活性化され
る第１増幅器ANから成る。第１増幅器ANの増
幅は最低電位のビツトラインＢ０またはＢ１を放
電する効果を有している。例えば、回路が電圧０
と５ボルトの間で動作していると、第１増幅器
ANは最低電位を有するラインを接地電位にす
る。

制御信号CANは、クロツク信号PH２によつて
決定される読取り相にある間に読取り信号RDに
応答して制御回路４によつて発生する。

第２増幅器APは、更に、ビツトラインＢ０，
Ｂ１に接続され、かつ制御信号CAPを受信する。
この制御信号CAPが印加されると、この第２増
幅器APは最高電位のラインを充電する効果があ
る。例えば、供給電圧が５ボルトであれば、最高
電位のラインは第２増幅器APによつて５ボルト
に充電される。

第２増幅器APの制御信号CAPは検出回路３に
よつて供給され、検出回路３の入力は、二つのビ
ツトラインＢ０，Ｂ１に接続されている。検出器
３は、ビツトラインＢ０，Ｂ１の電圧VB０，
VB１のいずれか一つが所定の電圧限界値より下
回ると、制御信号CAPを発生する。このように、
検出回路３によつて、第２増幅器APは自動的に
トリガされ、即ち、第１増幅器が充分に動作して
最低電位のビツトラインを放電すると、第２増幅
器がトリガされる。これら二つの第１及び第２増
幅器AN，APをジグザグにトリガすることは、
二つのビツトラインの間にもともとあつた比較的
小さな電圧差を安定して増幅するために、避けら
れないことである。

通常では、読取り増幅器は、予備充電回路PC
を具備している。この予備充電回路PCは、所定
電圧を読取るための記憶点を選択する以前に、こ
れら二つのビツトラインＢ０，Ｂ１を所定電圧に
予備充電するものである。予備充電回路PCは予
備充電制御回路５によつて発生される予備充電制
御信号EGによつて活性化される。この予備充電
制御回路５は第１増幅器ANの制御信号CANを
受信する。この回路はまた、クロツク信号PH０
を受信し、このクロツク信号は予備充電の相を決
定する。クロツク信号PH０はまた、第１増幅器
ANの制御回路４に印加され、かつこの効果は、
第１増幅器ANの制御信号CANを非活性化し、
その結果予備充電制御回路５が第１増幅器ANの
制御信号が消えてからしか、活性化しない。

第１図の読取り増幅器は次のように動作する。
例えば、回路に５ボルトのプラス電圧が供給され
たとする。クロツク信号PH０が現れるやいな
や、制御信号CANは制御回路４によつてゼロに
セツトされる。制御信号CANがゼロになると、
予備充電制御回路５は予備充電制御信号EGを供
給し、この予備充電制御信号EGは予備充電回路
PCを起動させる。ビツトラインＢ０，Ｂ１はそ
れで同じ予備電圧に充電される。クロツク信号
PH２によつて規定された読取相の間、読取り信
号RD及びレジスタ選択信号SELiが選択回路２に
印加されると、記憶点１は選択信号SMiを介して
選択される。記憶点１に記憶された２進値の機能
として、ビツトラインの一つが他のビツトライン
の電圧より高い電圧をとる。また一方、制御回路
４は第１増幅器ANを活性化する。その結果は最
低電圧のビツトラインの予備充電となる。そのラ
インの電圧がしきい値を下回ると、この状態は検
出回路３によつて検出され、この検出回路３は第
２増幅器APを活性化する。より高い電圧のビツ
トラインは第２増幅器によつて供給電圧に充電さ
れる。このようにして、二つの増幅器の二つの作
用のために、ビツトラインの一つがゼロ電圧とな
る一方、他のビツトラインは供給電圧になる。こ
の状態は、新しい予備相が現れるまで継続する。

本発明の範囲内であれば、これら二つの増幅器
AP及びANの役割を交換することが出来る。こ
の変形例では、増幅器APはまず制御信号CANに
よつて活性化される。最高電位のラインの電圧が
しきい値を越えると、検出回路３は増幅器ANを
付勢する。

第２図は、第１増幅器AN、第２増幅器AP及
びこの第２増幅器APを制御する検出回路３の詳
細実施例を示す。これらの回路は、MOSトラン
ジスタのような電界効果トランジスタで実施され
る。より詳しくは、この実施例は、CMOS技術
によつて達成する。従来は、PMOSトランジス
タはゲート電極の小さなサークルによつて
NMOSトランジスタと区別されている。

二つの増幅器AN及びAPは従来方法で組み立
てられる。第１増幅器ANは、３つのNMOSトラ
ンジスタからなる。第１電界効果トランジスタＮ
１はビツトラインの一つＢ０に接続されたドレー
ンを有しており、第２電界効果トランジスタＮ２
は他のビツトラインＢ１に接続されたドレーンを
有している。これら二つの電界効果トランジスタ
Ｎ１，Ｎ２のソースは、第３電界効果トランジス
タＮ３のドレーンに接続されている。第１電界効
果トランジスタＮ１のゲートは、第２ビツトライ
ンＢ１に接続されているのに対し、第２電界効果
トランジスタＮ２のゲートは第１ビツトラインＢ
０に接続されている。第３電界効果トランジスタ
Ｎ３のゲートは、制御信号CANを受信する。第
２増幅器APはアナログ的に組み立てられた
PMOSトランジスタを使用している。第１電界
効果トランジスタＰ１は第１ビツトラインＢ０に
接続されたドレーンを有し、第２電界効果トラン
ジスタＰ２は第２ビツトラインＢ１に接続された
ドレーンを有し、これら二つの電界効果トランジ
スタＰ１，Ｐ２のソースは、第３電界効果トラン
ジスタＰ３のドレーンに接続されている。第３電
界効果トランジスタのソースは、供給電圧Vddに
接続されている。第３電界効果トランジスタＰ３
はそのゲートで制御信号CAPを受信する。

検出回路３はCMOS技術によつて構成された
論理ANDゲートからなる。一つのANDゲートを
構成するために、CMOS“NOT−AND”ゲート
が使われ、CMOSインバータに接続される。第
２図に示すように、“NOT−AND”ゲートは従
来方法で組み立てられた４つのトランジスタDP
１，DP２，DN１，DN２からなる。二つのトラ
ンジスタDP１，DP２は並列に接続され、プラス
供給電圧Vddに接続されたソースを有している。
トランジスタDP１，DP２のドレーンに接続され
たトランジスタDN１のドレーンと接地されたト
ランジスタDN２のソースとで、二つのNMOSト
ランジスタDN１，DN２が直列に接続されてい
る。トランジスタDN１及びDP２のゲートは、
ビツトラインＢ１に接続されているが、トランジ
スタDN２及びDP２のゲートはビツトラインＢ
０に接続されている。インバータは従来方法で組
み立てられた二つの相補トランジスタDP３、及
びDN３により構成されている。

第１図の読取り増幅器は以下のように動作す
る。第１増幅器ANの制御の瞬間に、ビツトライ
ンＢ０の電圧がビツトラインＢ１の電圧より低い
とすると、ｎ−チヤンネル電界効果トランジスタ
Ｎ１は、電界効果トランジスタＮ２よりも導電す
る。その結果、ビツトラインＢ０の電圧はビツト
ラインＢ１の電圧より速く高くなる。ビツトライ
ンＢ０の電圧が、検出回路３のｎ−チヤンネル電
界効果トランジスタDN２のしきい電圧より低い
と、後段のトランジスタはブロツクされる。ま
た、ビツトラインＢ０の電圧は、相補トランジス
タDP２のゲートに印加され、そのトランジスタ
を、ON状態にする。このトランジスタのドレー
ン電圧NCAPは供給電圧Vddまで高くなる。その
結果、インバータDP３，DN３の出力電圧CAP
はゼロになる。第２増幅器APのｐ−チヤンネル
電界効果トランジスタＰ３は、導電状態となり、
ビツトラインＢ０，Ｂ１間の電圧差のために、ｐ
−チヤンネル電界効果トランジスタＰ２は導電状
態となるが、ｐ−チヤンネル電界効果トランジス
タＰ１は非導電状態となる。ビツトラインＢ１の
電圧VB１は供給電圧Vddまで高くなる。同時
に、ｐ−チヤンネル電界効果トランジスタＰ１
は、徐々に非導電状態となる。最後に、ビツトラ
インＢ１は供給電圧Vddに充電されるが、ビツト
ラインＢ０は完全に放電する。

ビツトラインＢ１の電圧がビツトラインＢ０の
電圧より低いと仮定すると、アナログ機能が得ら
れる。前記の例では、検出回路３のｐ−チヤンネ
ルト電界効果ランジスタDP１は、ビツトライン
Ｂ１の電圧VB１がこのトランジスタのしきい電
圧より低いと、導電状態となる。同様に、ｎ−チ
ヤンネル電界効果トランジスタDN１はブロツク
される。以上のように、第２増幅器APが活性化
される。最後に、電圧VB１はゼロとなり、電圧
VB０は供給電圧Vddと等しくなる。

第１及び第２増幅器AN及びAPの機能を基本
的には変えない程度において、これらの増幅器に
技術的理由だけから、小規模な修正を加えること
ができる。特に、電界効果トランジスタＮ３を二
つの並列のｎ型トランジスタと置き換えることが
できる。同様に、電界効果トランジスタＰ１及び
Ｐ２のソースを、同じ制御信号CAPによつて制
御される二つのｐ型トランジスタを介して電圧源
に個別に接続することができる。

第３図は第１増幅器ANの制御回路４の実施例
を示す。この制御回路は、読取り信号RD及び読
取り相を制御しているクロツク信号PH２を受信
する。ANDゲートの出力は、NMOSトランジス
タ４２のゲートに接続され、そのソースは接地さ
れ、そのドレーンは制御ラインNACに接続され
る。この制御ラインNACは、互いちがいに配置
された二つのCMOSインバータ４４，４５から
なるマルチバイブレータの入力に接続されてい
る。このマルチバイブレータの出力は、第１増幅
器ANの制御信号CANを供給している。制御ラ
インNACはPMOSトランジスタ４３のドレーン
にも接続され、そのソースは供給電圧Vddに接続
され、そのゲートはクロツク信号PH０の相補信
号NPHOを受信している。制御ラインNACは、
またNMOSトランジスタ４６の一つ以上のドレ
ーンに接続されている。そのゲートは転送制御信
号Ｔを受信している。

この制御回路４は以下のように動作する。予備
充電相の間、クロツク信号PH０は活性化状態に
あり、その相補信号NPHOは、トランジスタ４
３のゲートに印加されて、このトランジスタ４３
を導電状態にしている。その結果、制御ライン
NACは、供給電圧Vddまで充電する。マルチバ
イブレータ４４，４５の出力は、ゼロ電圧に相当
する論理値０をとり、第１増幅器ANは、活性化
状態とはなつていない。読取り相の間、クロツク
信号PH２は活性化状態である。読取り信号RD
が同時に活性化状態であると、ANDゲート４１
の出力信号はトランジスタ４２を導通状態にし、
制御ラインNACを放電する。その結果、マルチ
バイブレータ４４，４５は状態を変え、その制御
信号CANは、電圧Vddに相当する論理値１をと
り、第１増幅器ANを活性化する。

トランジスタ４２の切り替え、制御ライン
NACの放電及びマルチバイブレータ４４，４５
の状態変化は、クロツク信号PH２の出現に対し
て、第１増幅器の活性化が遅れて、一定の遅れを
必要とする。このように、第１増幅器ANは記憶
点１の選択後、しばらく活性化状態となり、ビツ
トラインＢ０，Ｂ１が電圧を十分有する時間がで
き、第１増幅器ANが正しく動作する。

トランジスタ４６を、読取りの他に、第１増幅
器ANを活性化するために設ける。これはビツト
ラインＢ０，Ｂ１と関連する記憶点の選択なし
で、単に転送ラインとして使用したいときは、有
利である。

第４図はビツトラインＢ０，Ｂ１の予備充電が
出来る回路の実施例を示す。この回路は予備充電
回路PC及び予備充電制御回路５からなる。

予備充電回路PCはｐ−チヤンネル電界効果ト
ランジスタ５５，５６，５７からなる。二つの電
界効果トランジスタ５５および５６は例えば、プ
ラス電圧Vddの供給のための端子に接続されたソ
ースを有している。電界効果トランジスタ５５及
び５６のドレーンは、それぞれ二つのビツトライ
ンＢ０，Ｂ１に接続されている。第３電界効果ト
ランジスタ５７は二つのビツトラインＢ０，Ｂ１
に接続された電流電極を有している。そのゲート
に於いて、これら３つの電界効果トランジスタ５
５，５６及び５７は、予備充電制御回路５から発
信する予備充電制御信号EGを受信する。予備充
電回路PCの動作は非常に簡単である。予備充電
制御信号EGが電圧Vddに相当する論理値１をと
ると、３つの電界効果トランジスタ５５，５６及
び５７はブロツクされる。予備充電制御信号EG
が論理値０をとると、これら３つの電界効果トラ
ンジスタは導通する。その結果、ビツトラインＢ
０，Ｂ１は供給電圧Vddまで充電され、二つのラ
インの電圧を等しくする電界効果トランジスタ５
７が働く。

ビツトラインＢ０，Ｂ１の予備充電は、第１増
幅器ANがまだ活性化状態である時には、ビツト
ラインＢ０，Ｂ１の予備充電をしてはならない。
なぜなら、この予備充電が、予備充電回路PCの
電界効果トランジスタ５５または５６のいずれ
か、かつ第１増幅器ANのON状態の電界効果ト
ランジスタＮ１、またはＮ２のいずれかを介し
て、プラス電圧Vddと接地電位との間に短絡させ
るからである。このため、予備充電制御回路５は
ORゲート５１を具備し、その二つの入力に於い
て、予備充電相をトリガするクロツク信号PH０
まで、制御信号CAN及び相補信号NPHOを受信
する。ORゲート５１の出力はANDゲート５２の
二つの入力のいずれか一つに接続されており、他
の入力はクロツク信号PH０に続く他のクロツク
信号PH１の相補信号NPH１を受信する。AND
ゲート５２の出力は予備充電制御信号EGを供給
し、予備充電回路PCの電界効果トランジスタの
ゲートに印加される。

予備充電制御回路５によつて、このように、ク
ロツク信号PH０が活性化状態の時、予備充電回
路PCを活性化することが出来るが、これは制御
信号CANがすでに非活性化状態でない時だけで
ある。従つて、この回路は予備充電相PH０の初
期に出来るだけ早期に予備充電のトリガを可能と
するが、第３図に関連して記載したトランジスタ
４３及びマルチバイブレータ４４，４５の応答時
間によつて生じる制御信号CANの非活性化の遅
れを考慮しなければならない。

相補信号NPH１を受信するANDゲート５２
は、４つのクロツク相で動作するコンピユータの
中央演算処理装置に読取り増幅器が使われる場合
を想定して記載されている。さらに詳しくは、第
１クロツク相PH０はデータトラツク増幅器の非
活性化相と第３図に関連して記載した制御ライン
NACの予備充電に対応する。クロツク相PH１は
データトラツクビツトラインの予備充電に充てら
れた相である。クロツク相PH２は記憶点または
デジタル演算器の選択をする。最後に、第４相
PH３はこれらの記憶点またはこれらの論理回路
の出力信号の増幅相に対応する。

データラインは供給電源のプラス電圧Vddより
低い電圧に予備充電されることは注目すべきであ
る。予備充電回路は信号等価トランジスタ５７の
みを保持することにより、簡単にすることができ
る。なぜなら、読取りのための記憶点の選択は、
ビツトラインのいずれか一つの供給電圧をプラス
に充電することによつてなされる。かかる予備充
電をした後、信号等価トランジスタ５７を活性化
することは、ビツトラインのそれぞれを供給電圧
半分にする。

第５図及び第６図に示すタイミング図によつ
て、本発明の読取り増幅器の詳細な動作を、予備
充電回路の変形例により説明している。

第５図のタイミング図Ａ−Ｇは、上述した種々
の信号の時間の関数としての変形例を示す。タイ
ミング図Ａは、コンピユータの中央演算処理装置
の機能内での４つのクロツク相PH０，PH１，
PH２，PH３を示す。タイミング図Ｂは第３図
に示す制御ラインNACにある信号を示す。タイ
ミング図Ｃはマルチバイブレータ４４，４５によ
つて発信する制御信号CANを示す。タイミング
図Ｄは予備充電制御信号EGの相補信号NEGを示
す。タイミング図Ｅはビツトラインに接続された
記憶点の選択のための選択信号SMiを示す。タイ
ミング図Ｆは第１図及び第２図に示す検出回路３
によつて発信する制御信号CAPの相補信号
NCAPを示す。タイミング図Ｇは時間の関数と
しての、ビツトラインＢ０，Ｂ１の電圧VB０及
びVB１の変形例を示す。

第５図に示す関数に対応する変形例は、予備充
電回路が一つの等価トランジスタからなる場合に
相当する。時間ｔ０で、相PH２が現れる前の短
い時間は、供給電圧Vddの半分に等しい一定値に
予備充電される。タイミング図Ｇに於いて、この
電圧Vddは５ボルトに等しいと考えられる。時間
ｔ０の後、クロツク信号PH２が活性化状態にな
るから、選択回路２は記憶点１の選択入力に選択
信号SMiを供給する。この選択信号によつて、記
憶点１の論理回路をビツトラインＢ０，Ｂ１と導
通させる。その結果、ビツトラインの一つの電圧
は高くなり、他のビツトラインの電圧は低くな
る。タイミング図Ｇにおいて、電圧VB１が高く
なるのに、記憶された論理値１を示す電圧VB０
は低くなることが仮定された。

また、クロツク信号PH２が現れるや、第３図
の回路のトランジスタ４２は導通し、制御ライン
NACに放電させる。結果として、マルチバイブ
レータ４４，４５の制御信号CANは、時間ｔ０
のしばらく後、時間ｔ１で論理値１に変わる。そ
れから、制御信号CANは、時間ｔ１で、第１増
幅器ANを活性化状態とし、第１電界効果トラン
ジスタＮ１を介してビツトラインＢ０の放電を促
進させる。

第２電界効果トランジスタＮ２は今ブロツクさ
れているか、または少なくとも第１電界効果トラ
ンジスタＮ１より導通してないので、ビツトライ
ンＢ１の電圧VB１は一定しているか、またはビ
ツトラインＢ０より遅れて高くなる。電圧VB０
が、時間ｔ２で、検出回路３をトリガするための
しきい値VTに達すると、検出回路３は第２増幅
器AN〔sic〕を付勢する制御信号CAPを出す。そ
の結果、第２増幅器APのトランジスタＰ２は導
通する。ビツトラインＢ１は、それで、トランジ
スタＰ３及びＰ２を介して供給電圧Vddに充電さ
れる。こうして、時間ｔ２の初めで、電圧VB１
は供給電圧Vddまで速やかに高くなる。同時に、
電圧VB０はゼロまで低くなり続ける。この増幅
は全相PH３の間、次の相PH０まで続く。クロ
ツク信号PH０は第３図のトランジスタ４３を導
通して、供給電圧まで制御ラインNACを予備充
電させる。マルチバイブレータ４４，４５はその
状態を変えて、制御信号CANは時間ｔ３でゼロ
値をとる。予備充電制御回路５の予備充電制御信
号EGは時間ｔ４でゼロ値をとる。その結果、予
備充電回路PCの等価トランジスタ５７を付勢す
る。ビツトラインＢ１は放電するが、ビツトライ
ンＢ０は、供給電圧のほぼ半分に等しい共通値に
まで充電される。

興味深いことは、第２増幅器APが、時間ｔ４
とｔ５との間で、予備充電に貢献することであ
り、ビツトラインの電圧によるトリガに隷属する
ことによつて正確にする。

上述した動作によつて、二つの増幅器AN及び
APは対象的に動作することが確かめられた。こ
うして、これらの増幅器は、MOS技術によつて
構成すれば、ｎ−チヤンネル電界効果トランジス
タと同じに高い性能を有するｐ−チヤンネル電界
効果トランジスタを、二つの増幅器AN及びAP
を構成するためには、設けることが必要である。
しかし、ｎ−チヤンネルMOSトランジスタと同
じ性能を有するｐ−チヤンネルMOSトランジス
タは、容積が大きい。従つて、これらの技術的な
制約を考慮して、回路を設計することが望まし
い。第１増幅器ANを、第２増幅器APよりよく
動作させることが有利である、なぜなら、低性能
ｐ−チヤンネルトランジスタが利用できるからで
ある。本発明の他の特徴によれば、ビツトライン
は、供給電圧Vddの半分の電圧に予備充電されな
いで、供給電圧に予備充電される。第４図は供給
電圧に予備充電するための予備充電回路PCを示
す。

第６図のタイミング図は、この後者の読取り増
幅器の動作を説明している。タイミング図Ａ−Ｇ
は第５図のものと同じ意味を有する。その動作は
次の通りである。第５図の場合と同様、相PH２
の間、時間ｔ１で、第１増幅器ANは活性化され
る。以上のように、ビツトラインＢ０はトランジ
スタＮ１及びＮ３を介して放電する。供給電圧
Vddに予備充電することを考慮して、他のビツト
ラインＢ１もまた放電するが、ビツトラインＢ０
より速くない。電圧VB０がしきい値VTに達す
ると、第２増幅器APは活性化され、ビツトライ
ンＢ１は第２増幅器APのトランジスタＰ２及び
Ｐ３を介して供給電圧Vddに充電し直される。最
後に、ビツトラインＢ１は供給電圧に充電され、
ビツトラインＢ０は設置電位をとる。上述したよ
うに、相PH０の時間ｔ４で、予備充電制御信号
EGは予備充電回路PCを活性化する。ビツトライ
ンＢ１は、供給電圧に止どまるが、ビツトライン
Ｂ０はこの同じ電圧に充電される。この変形例で
は、第２増幅器APは予備充電に役立つている。

第６図のタイミング図Ｇの曲線VB１及びVB
０について説明したように、上記の変形例とは逆
に、第１増幅器ANは、読取り相の間第２増幅器
APより動作する。第２増幅器APは、補助的な役
割しかなく、供給電圧より低い電圧に予備充電す
る場合よりも、かなり小さな電力のPMOSトラ
ンジスタを使用することが出来る。その逆に、予
備充電回路PCはより電力を必要とする。しかし、
これは回路の相対的な性能を損じるものではな
い。その最大の要因は読取りと増幅にかかる時間
である。

上記の説明によつて、本発明は、CMOSまた
は同じような技術によつて達成された実施例に適
用されることが分かるであろう。本発明の自明の
変形は可能であり、特に負電圧の供給電源を使
い、または同じ型の複数のトランジスタを並列接
続したもので置き換えることが可能であることが
理解されよう。

【図面の簡単な説明】

第１図は本発明の読取り増幅器の概略図、第２
図は本発明の読取り増幅器の増幅及び自動トリガ
回路のためにCMOS技術を用いた実施例の概略
図、第３図は本発明の読取り増幅器の制御回路の
概略図、第４図は本発明の読取り増幅器に付随す
るビツトラインを予備充電するための回路図、第
５図及び第６図は本発明の読取り増幅器の二つの
変形例の機能を説明するタイミング図である。 １：論理回路、２：選択回路、３：検出回路、
４：制御回路、Ｂ０，Ｂ１：ビツトライン、
AN：第１増幅器、AP：第２増幅器、VB０，
VB１：ビツトライン電圧、CAN：制御信号、
CAP：制御信号。

Claims (1)

1. 【特許請求の範囲】 １ 二つのビツトラインＢ０，Ｂ１間の電圧差を
   増幅する読取り増幅器であつて、電圧源と関連
   し、かつ前記ビツトラインの電圧VB０，VB１
   に感応する第１増幅器ANを有し、制御信号
   CANによつて前記第１増幅器が活性化されると
   きには、最低電圧のビツトラインを前記電圧源の
   最低電位の端子と接続させる読取り増幅器におい
   て、前記ビツトラインの一つの電圧が所定値VT
   より低いときに制御信号CAPを発生する検出回
   路３を有し、かつ前記制御信号CAPが前記電圧
   VB０，VB１に感応する第２増幅器APの活性化
   を制御し、前記第２増幅器が活性化されるときに
   は、最高電圧のビツトラインを前記電圧源の最高
   電位Vddの端子と接続させることを特徴とする読
   取り増幅器。 ２ 前記検出回路３が前記二つのビツトラインＢ
   ０，Ｂ１にそれぞれ接続された二つの入力を有す
   るANDゲートを備えたことを特徴とする特許請
   求の範囲第１項記載の読取り増幅器。 ３ 前記第１及び第２増幅器AN，APのそれぞ
   れが第１電界効果トランジスタＮ１，Ｐ１及び第
   ２電界効果トランジスタＮ２，Ｐ２を備え、これ
   ら電界効果トランジスタのドレーンが第１及び第
   ２ビツトラインＢ０，Ｂ１にそれぞれ接続され、
   前記第１及び第２電界効果トランジスタのソース
   が第３電界効果トランジスタＮ３，Ｐ３のドレー
   ンに接続され、前記第１増幅器ANがｎ−チヤン
   ネルトランジスタからなり、前記第１増幅器AN
   の第３電界効果トランジスタＮ３は最低電位の電
   源端子に接続されたソースを有し、前記第２増幅
   器APがｐ−チヤンネルトランジスタからなり、
   前記第２増幅器APの第３電界効果トランジスタ
   Ｐ３は最高電位の電源端子に接続されたソースを
   有し、前記第３電界効果トランジスタＰ３のゲー
   トが前記検出回路３の出力に接続されていること
   を特徴とする特許請求の範囲第２項記載の読取り
   増幅器。 ４ 前記第１及び第２増幅器AN，APを構成す
   るトランジスタがMOSトランジスタであり、前
   記検出回路３がCMOS−NANDゲートDP１，
   DN１，DP２，DN２を備え、前記CMOS−
   NANDゲートの出力がCMOSインバータDP３，
   DN３の入力に接続され、前記CMOSインバータ
   の出力が前記第２増幅器APの第３電界効果トラ
   ンジスタＰ３のゲートに接続されていることを特
   徴とする特許請求の範囲第３項記載の読取り増幅
   器。 ５ 選択信号SMiによつて制御される記憶点つま
   り論理回路１の出力端子に前記ビツトラインが接
   続され、前記第１増幅器ANの制御信号CANが
   読取り信号RDに感応する制御回路４によつて発
   生され、前記論理回路１を選択するための選択信
   号SMiが現れた後の一定時間、前記制御回路４が
   前記第１増幅器ANの制御信号CANを発生する
   ことを特徴とする特許請求の範囲第１項及至第４
   項記載の読取り増幅器。 ６ 前記記憶点つまり論理回路１を選択するため
   の選択信号SMiがクロツク信号PH２によつて同
   期され、前記制御回路４が読取り信号RD及びク
   ロツク信号PH２を受信する二つの入力を有する
   ANDゲート４１として働く回路を備え、前記
   ANDゲート４１の出力がｎ−チヤンネル電界効
   果トランジスタ４２のゲートに接続され、前記ｎ
   −チヤンネル電界効果トランジスタ４２のソース
   が最低電位の電源端子に接続され、前記ｎ−チヤ
   ンネル電界効果トランジスタ４２のドレーンが逆
   並列に組み合わされた二つのインバータ４４，４
   ５からなるマルチバイブレータの入力に接続さ
   れ、前記マルチバイブレータの出力が前記第１増
   幅器ANの制御信号CANを発生することを特徴
   とする特許請求の範囲第５項記載の読取り増幅
   器。 ７ 前記マルチバイブレータ４４，４５の入力が
   同様にｐ−チヤンネル電界効果トランジスタ４３
   のドレーンに接続され、前記ｐ−チヤンネル電界
   効果トランジスタ４３のソースが最高電位Vddの
   電源端子に接続され、前記ｐ−チヤンネル電界効
   果トランジスタ４３のゲートに第２クロツク信号
   PH０の相補信号NPH０が印加されることを特徴
   とする特許請求の範囲第６項記載の読取り増幅
   器。 ８ 前記マルチバイブレータ４４，４５の入力が
   少なくとも別のｎ−チヤンネル電界効果トランジ
   スタ４６のドレーンに接続され、前記ｎ−チヤン
   ネル電界効果トランジスタ４６のソースが最低電
   位の電源端子に接続され、前記ｎ−チヤンネル電
   界効果トランジスタ４６のゲートが転送制御信号
   Ｔを受信し、前記ｎ−チヤンネル電界効果トラン
   ジスタ４６が活性化されるときには、読取り信号
   RDとは独立して、前記転送制御信号Ｔが前記第
   １増幅器を活性化することを特徴とする特許請求
   の範囲第７項記載の読取り増幅器。 ９ 前記ビツトラインＢ０，Ｂ１を所定電圧に充
   電するための予備充電回路PCを有し、前記第１
   増幅器ANの制御信号CANが非活性化され、か
   つ第２クロツク信号PH０が活性化されるときに
   は、前記予備充電回路PCが活性化されることを
   特徴とする特許請求の範囲第７項記載の読取り増
   幅器。 １０ 前記予備充電回路PCが二つのｐ−チヤン
   ネル電界効果トランジスタ５５，５６を有し、前
   記ｐ−チヤンネル電界効果トランジスタ５５，５
   ６のソースが最高電位Vddの電源端子に接続さ
   れ、前記ｐ−チヤンネル電界効果トランジスタ５
   ５，５６のドレーンが前記二つのビツトラインＢ
   ０，Ｂ１にそれぞれ接続され、第3p−チヤンネ
   ル電界効果トランジスタ５７が前記二つのビツト
   ラインＢ０，Ｂ１に接続された電流電極を有し、
   前記各ｐ−チヤンネル電界効果トランジスタ５
   ５，５６，５７のゲートが予備充電制御回路５に
   よつて発生された予備充電制御信号EGを受信す
   ることを特徴とする特許請求の範囲第９項記載の
   読取り増幅器。 １１ 二つのビツトラインＢ０，Ｂ１間の電圧差
   を増幅する読取り増幅器であつて、電圧源と関連
   し、かつ前記ビツトラインの電圧VB０，VB１
   に感応する第１増幅器APを有し、制御信号CAN
   によつて前記第１増幅器が活性化されるときに
   は、最高電圧のビツトラインを前記電圧源の最高
   電位Vddの端子と接続させる読取り増幅器におい
   て、前記ビツトラインの一つの電圧が所定値VT
   より高いときに制御信号CAPを発生する検出回
   路３を有し、かつ前記制御信号CAPが前記電圧
   VB０，VB１に感応する第２増幅器ANの活性化
   を制御し、前記第２増幅器が活性化されるときに
   は、最低電圧のビツトラインを前記電圧源の最低
   電位の端子と接続させることを特徴とする読取り
   増幅器。