JPH0217874B2 - - Google Patents
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- JPH0217874B2 JPH0217874B2 JP56110189A JP11018981A JPH0217874B2 JP H0217874 B2 JPH0217874 B2 JP H0217874B2 JP 56110189 A JP56110189 A JP 56110189A JP 11018981 A JP11018981 A JP 11018981A JP H0217874 B2 JPH0217874 B2 JP H0217874B2
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- JP
- Japan
- Prior art keywords
- pair
- bit lines
- power supply
- transistor
- precharge
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに係り、特にランダムに
リード・ライト可能なランダムアクセスメモリ
（RAM）に関する。
リード・ライト可能なランダムアクセスメモリ
（RAM）に関する。
最近、スタテイツクRAMにおいては、内部を
ダイナミツクで動作させるようにしたメモリが
徐々に増えてきている。これは、ダイナミツク動
作をさせることによつて消費電流の低減あるいは
動作速度の向上を図る目的のためである。また、
ダイナミツク動作でないにしても、集積回路の内
部ノードの初期化あるいはプリチヤージ等に集積
回路内部でクロツクパルス信号を作つているもの
も多い。これも上述した目的のためになされる。
ダイナミツクで動作させるようにしたメモリが
徐々に増えてきている。これは、ダイナミツク動
作をさせることによつて消費電流の低減あるいは
動作速度の向上を図る目的のためである。また、
ダイナミツク動作でないにしても、集積回路の内
部ノードの初期化あるいはプリチヤージ等に集積
回路内部でクロツクパルス信号を作つているもの
も多い。これも上述した目的のためになされる。
上記の様なクロツクパルス信号またダイナミツ
ク動作のための信号は、集積回路に入力されるチ
ツプイネイブル信号（チツプを動作状態にするた
めの信号）に同期して作つたり、メモリのアドレ
ス信号の変化に同期して作つたりしている。この
様に作られたクロツクパルス信号により、回路の
初期化のための充放電に伴なう電流は動作時の瞬
時ピーク電流となつて流れる。一般的には、メモ
リ容量が大容量になる程、主要信号線に付随した
浮遊容量が増大するために、これらの充放電電流
は当然増加する。また、メモリの動作速度が速く
なればなるほど、これらの浮遊容量に対する充放
電も速くしなければならなくなり、従つて充放電
電流もより鋭いピークを持つたものとなる。そし
て、この動作時の瞬時ピーク電流は電源電位の変
動の高周波成分を著しく増大させ、入力信号ある
いはメモリチツプ内の種々の信号線に誘導電位等
による雑音を発生させ、回路の動作マージンに悪
影響を与えるばかりでなく、また実装技術の困難
度が増すという問題を生じさせる。
ク動作のための信号は、集積回路に入力されるチ
ツプイネイブル信号（チツプを動作状態にするた
めの信号）に同期して作つたり、メモリのアドレ
ス信号の変化に同期して作つたりしている。この
様に作られたクロツクパルス信号により、回路の
初期化のための充放電に伴なう電流は動作時の瞬
時ピーク電流となつて流れる。一般的には、メモ
リ容量が大容量になる程、主要信号線に付随した
浮遊容量が増大するために、これらの充放電電流
は当然増加する。また、メモリの動作速度が速く
なればなるほど、これらの浮遊容量に対する充放
電も速くしなければならなくなり、従つて充放電
電流もより鋭いピークを持つたものとなる。そし
て、この動作時の瞬時ピーク電流は電源電位の変
動の高周波成分を著しく増大させ、入力信号ある
いはメモリチツプ内の種々の信号線に誘導電位等
による雑音を発生させ、回路の動作マージンに悪
影響を与えるばかりでなく、また実装技術の困難
度が増すという問題を生じさせる。
例えば、アドレス信号の変化を検出してその変
化に同期して内部回路を制御するためのクロツク
パルス信号を発生する様なメモリシステムにおい
ては、このクロツク信号による内部回路の充放電
により前述した様に電源線に雑音が乗り、この雑
音のため再びクロツクパルス信号が発生し、これ
によつて回路が発振してしまうという不良モード
が発生していた。
化に同期して内部回路を制御するためのクロツク
パルス信号を発生する様なメモリシステムにおい
ては、このクロツク信号による内部回路の充放電
により前述した様に電源線に雑音が乗り、この雑
音のため再びクロツクパルス信号が発生し、これ
によつて回路が発振してしまうという不良モード
が発生していた。
また、前述したように瞬時ピーク電流は大きな
浮遊容量を短時間に充放電した時により大きくな
る。半導体メモリにおいて、この大きな浮遊容量
が存在する所は行線及びビツト線等である。この
ビツト線は従来、全線同時にプリチヤージされて
いたために、このビツト線のプリチヤージのため
の瞬時ピーク電流は他の内部ノードの充放電に比
べて非常に大きなものとなつていた。
浮遊容量を短時間に充放電した時により大きくな
る。半導体メモリにおいて、この大きな浮遊容量
が存在する所は行線及びビツト線等である。この
ビツト線は従来、全線同時にプリチヤージされて
いたために、このビツト線のプリチヤージのため
の瞬時ピーク電流は他の内部ノードの充放電に比
べて非常に大きなものとなつていた。
このような、ダイナミツク動作を行なう半導体
メモリの一般的回路を第１図に示す。このメモリ
においては、選択された行線SLにより駆動され
るメモリセル１は、その記憶していた情報を一対
のビツト線Qn，ｎに出力するようになつてい
る。そして、このビツト線Qn，ｎに出力され
た一対のデータはお互いに反対の位相を持ち、こ
のデータをセンスアンプ２にて検出して出力する
ようにしている。さらに通常、行線SLが選択さ
れる前には、プリチヤージ回路３にてビツト線
Qn，ｎが所定の電位レベルまでプリチヤージ
されるようになつている。
メモリの一般的回路を第１図に示す。このメモリ
においては、選択された行線SLにより駆動され
るメモリセル１は、その記憶していた情報を一対
のビツト線Qn，ｎに出力するようになつてい
る。そして、このビツト線Qn，ｎに出力され
た一対のデータはお互いに反対の位相を持ち、こ
のデータをセンスアンプ２にて検出して出力する
ようにしている。さらに通常、行線SLが選択さ
れる前には、プリチヤージ回路３にてビツト線
Qn，ｎが所定の電位レベルまでプリチヤージ
されるようになつている。
前記プリチヤージ回路３の従来回路を第２図に
示す。図において、MOSトランジスタT1，T2は
電源Vccとビツト線Qnとの間に並列接続され、
トランジスタT1のゲートは電源Vccに接続され、
トランジスタT2のゲートにはプリチヤージ信号
PCが入力される。また、MOSトランジスタT3，
T4は電源Vccとビツト線ｎとの間に並列接続
され、トランジスタT4のゲートは上記電源Vcc
に接続され、トランジスタT3のゲートには上記
信号PCが入力される。さらに、２つのビツト線
Qn，ｎ間には、ゲートに上記信号PCが入力さ
れるMOSトランジスタT5が接続されている。こ
こで、トランジスタT1，T4はメモリセル１の負
荷トランジスタとして働き、トランジスタT2，
T3は信号PCにより電源Vccからビツト線Qn，
ｎを充電するためのプリチヤージ用トランジスタ
として動作し、またトランジスタT5はビツト線
Qn，ｎの電位を等しくする働きをする。
示す。図において、MOSトランジスタT1，T2は
電源Vccとビツト線Qnとの間に並列接続され、
トランジスタT1のゲートは電源Vccに接続され、
トランジスタT2のゲートにはプリチヤージ信号
PCが入力される。また、MOSトランジスタT3，
T4は電源Vccとビツト線ｎとの間に並列接続
され、トランジスタT4のゲートは上記電源Vcc
に接続され、トランジスタT3のゲートには上記
信号PCが入力される。さらに、２つのビツト線
Qn，ｎ間には、ゲートに上記信号PCが入力さ
れるMOSトランジスタT5が接続されている。こ
こで、トランジスタT1，T4はメモリセル１の負
荷トランジスタとして働き、トランジスタT2，
T3は信号PCにより電源Vccからビツト線Qn，
ｎを充電するためのプリチヤージ用トランジスタ
として動作し、またトランジスタT5はビツト線
Qn，ｎの電位を等しくする働きをする。
上記の様な構成のプリチヤージ回路において
は、第３図の波形図に示すようにまず行線SLが
選択されて“１”レベルになる前に、プリチヤー
ジ信号PCが“１”レベルとなつてビツト線Qn，
Ｑｎに対するプリチヤージが開始される。つま
り、プリチヤージ信号PCが“１”レベルとなる
と、トランジスタT2，T3が導通し、ビツト線
Qn，ｎは充電される。この時、ビツト線ｎ
はビツト線Qnと同電位になる迄充電され、この
充電電流がピーク電流となつて現われる。従つ
て、メモリ容量の増大とともに相対的に大きくな
るビツト線容量の充電時に大きな瞬時ピーク電流
が流れ、これが雑音源となり、回路の動作マージ
ンに悪影響を及ぼしていた。
は、第３図の波形図に示すようにまず行線SLが
選択されて“１”レベルになる前に、プリチヤー
ジ信号PCが“１”レベルとなつてビツト線Qn，
Ｑｎに対するプリチヤージが開始される。つま
り、プリチヤージ信号PCが“１”レベルとなる
と、トランジスタT2，T3が導通し、ビツト線
Qn，ｎは充電される。この時、ビツト線ｎ
はビツト線Qnと同電位になる迄充電され、この
充電電流がピーク電流となつて現われる。従つ
て、メモリ容量の増大とともに相対的に大きくな
るビツト線容量の充電時に大きな瞬時ピーク電流
が流れ、これが雑音源となり、回路の動作マージ
ンに悪影響を及ぼしていた。
本発明は上記の事情に鑑みてなされたもので、
メモリセルに対するデータの受け渡しを行なうた
めの一対のビツト線を充電するプリチヤージ回路
によつて、電源が所定電圧以上では前記一対のビ
ツト線を短絡し、電源が所定電圧以下では前記一
対のビツト線を短絡すると共に電源によりプリチ
ヤージすることによつて、メモリアクセス動作時
の瞬時ピーク電流を抑制して消費電流を低減し、
回路動作マージンを大きくし得ると共に動作速度
を速くし得る半導体メモリを提供することを目的
とする。
メモリセルに対するデータの受け渡しを行なうた
めの一対のビツト線を充電するプリチヤージ回路
によつて、電源が所定電圧以上では前記一対のビ
ツト線を短絡し、電源が所定電圧以下では前記一
対のビツト線を短絡すると共に電源によりプリチ
ヤージすることによつて、メモリアクセス動作時
の瞬時ピーク電流を抑制して消費電流を低減し、
回路動作マージンを大きくし得ると共に動作速度
を速くし得る半導体メモリを提供することを目的
とする。
以下、図面を参照して本発明の一実施例を説明
する。
する。
第４図は第１図を参照して前述したような半導
体メモリのプリチヤージ回路を示している。
体メモリのプリチヤージ回路を示している。
回路は、電源Vccと一対のビツト線Qn，ｎ
との間にはそれぞれのゲートに第２のプリチヤー
ジ信号PC２が供給されるMOSトランジスタT6，
T7がそれぞれ接続され、さらに上記ビツト線
Qn，ｎ間にはゲートに第１プリチヤージ信号
PC１が入力されるMOSトランジスタT8が接続さ
れる構成となつている。この場合、電源Vccが所
定電位以上の時は第２プリチヤージ信号PC２は
“０”レベル、電源Vccが所定電位以下の時は第
２プリチヤージ信号PC２は第１プリチヤージ信
号PC１と同じ信号となる。なお、第１のプリチ
ヤージ信号PC１は前述した第２図のプリチヤー
ジ信号PCと同様の信号である。
との間にはそれぞれのゲートに第２のプリチヤー
ジ信号PC２が供給されるMOSトランジスタT6，
T7がそれぞれ接続され、さらに上記ビツト線
Qn，ｎ間にはゲートに第１プリチヤージ信号
PC１が入力されるMOSトランジスタT8が接続さ
れる構成となつている。この場合、電源Vccが所
定電位以上の時は第２プリチヤージ信号PC２は
“０”レベル、電源Vccが所定電位以下の時は第
２プリチヤージ信号PC２は第１プリチヤージ信
号PC１と同じ信号となる。なお、第１のプリチ
ヤージ信号PC１は前述した第２図のプリチヤー
ジ信号PCと同様の信号である。
上記構成のプリチヤージ回路の動作を第５図の
信号波形図を参照して説明する。第５図におい
て、実線は電源Vccが所定電圧以上の時を示し、
波線は電源Vccが所定電圧以下になつた時を示
す。新たに行線SLが選択される前に第１の信号
PC１は“１”レベルとなる。この時、トランジ
スタT8が導通し、ビツト線Qn，ｎは同電位と
なる。つまり、ビツト線Qnが“１”レベルでビ
ツト線ｎが“０”レベルであるならば、トラン
ジスタT8を通してビツト線Qnの電荷がビツト線
Ｑｎに移動することによつて、両ビツト線Qn，
Ｑｎは同電位となる。この時、ビツト線ｎは同
電位となる。この時、ビツト線ｎを充電するの
はビツト線Qnの電荷であり、電源Vccは何ら関
係しない。従つて、ビツト線の充電時に大きな瞬
時ピーク電流が流れることはない。
信号波形図を参照して説明する。第５図におい
て、実線は電源Vccが所定電圧以上の時を示し、
波線は電源Vccが所定電圧以下になつた時を示
す。新たに行線SLが選択される前に第１の信号
PC１は“１”レベルとなる。この時、トランジ
スタT8が導通し、ビツト線Qn，ｎは同電位と
なる。つまり、ビツト線Qnが“１”レベルでビ
ツト線ｎが“０”レベルであるならば、トラン
ジスタT8を通してビツト線Qnの電荷がビツト線
Ｑｎに移動することによつて、両ビツト線Qn，
Ｑｎは同電位となる。この時、ビツト線ｎは同
電位となる。この時、ビツト線ｎを充電するの
はビツト線Qnの電荷であり、電源Vccは何ら関
係しない。従つて、ビツト線の充電時に大きな瞬
時ピーク電流が流れることはない。
しかし、上記のようにビツト線Qn，ｎを短
絡するだけでは、電源Vccの電位が下がつた時に
問題になる。すなわち、この時、例えばビツト線
QnNの“１”レベルが電源Vcc電位に応じて下
がるので、ビツト線Qn，ｎの短絡後の電位が
低すぎてセンスアンプ２の感度外になつたり、あ
るいはビツト線Qn，ｎの電位が低すぎるため、
メモリセル１からデータを読み出す際にメモリセ
ル１中のデータが反転、すなわち“０”から
“１”への書き込みが起こる恐れがある。つまり、
第１プリチヤージ信号PC１だけでは電源マージ
ンが小さくなる問題が生ずる。
絡するだけでは、電源Vccの電位が下がつた時に
問題になる。すなわち、この時、例えばビツト線
QnNの“１”レベルが電源Vcc電位に応じて下
がるので、ビツト線Qn，ｎの短絡後の電位が
低すぎてセンスアンプ２の感度外になつたり、あ
るいはビツト線Qn，ｎの電位が低すぎるため、
メモリセル１からデータを読み出す際にメモリセ
ル１中のデータが反転、すなわち“０”から
“１”への書き込みが起こる恐れがある。つまり、
第１プリチヤージ信号PC１だけでは電源マージ
ンが小さくなる問題が生ずる。
一方、電源Vccが所定電位以下になると、第１
のプリチヤージ信号PC１と同時に第２のプリチ
ヤージ信号PC２も“１”レベルとなる。この時
の電圧波形を第５図の波線に示す。つまり、この
時の動作は前述した第３図の場合と略同じである
が、電源Vccが下がつている分だけ充電する電位
差も小さくなり、その分だけ瞬時ピーク電流も減
少する。この場合の充放電電流Ｉは次式により計
算される。
のプリチヤージ信号PC１と同時に第２のプリチ
ヤージ信号PC２も“１”レベルとなる。この時
の電圧波形を第５図の波線に示す。つまり、この
時の動作は前述した第３図の場合と略同じである
が、電源Vccが下がつている分だけ充電する電位
差も小さくなり、その分だけ瞬時ピーク電流も減
少する。この場合の充放電電流Ｉは次式により計
算される。
Ｉ＝ΔV・Ｃ／Δt …(1)
ここで、Ｃは充電すべき容量，ΔVは充電すべ
き電位差、，Δtは充電に要する時間である。つま
り、上記(1)式から電位差ΔVが小さければ充電電
流Ｉも小さくなることがわかる。すなわち、電源
Vccが高い時はトランジスタT8によりビツト線
Qnとｎとを短絡し、一方のビツト線に溜つて
いる電荷により他方のビツト線を充電し、電源よ
り流れる瞬時ピーク電流を略零にするのに対し
て、電源Vccが低くなるとトランジスタT8を導
通させると同時にトランジスタT6，T7も導通さ
せる。しかるに、このとき充電すべき電位差ΔV
も電源Vccが低くなつているために小さく、その
分瞬時ピーク電流も小さくなる。したがつて、上
記実施例の半導体メモリによれば、電源マージン
が広く、しかも瞬時ピーク電流が小さいという利
点を有する。
き電位差、，Δtは充電に要する時間である。つま
り、上記(1)式から電位差ΔVが小さければ充電電
流Ｉも小さくなることがわかる。すなわち、電源
Vccが高い時はトランジスタT8によりビツト線
Qnとｎとを短絡し、一方のビツト線に溜つて
いる電荷により他方のビツト線を充電し、電源よ
り流れる瞬時ピーク電流を略零にするのに対し
て、電源Vccが低くなるとトランジスタT8を導
通させると同時にトランジスタT6，T7も導通さ
せる。しかるに、このとき充電すべき電位差ΔV
も電源Vccが低くなつているために小さく、その
分瞬時ピーク電流も小さくなる。したがつて、上
記実施例の半導体メモリによれば、電源マージン
が広く、しかも瞬時ピーク電流が小さいという利
点を有する。
第６図は本発明の他の実施例に係るプリチヤー
ジ回路を示している。このプリチヤージ回路は、
前述した第４図の回路の変形であり、電源Vccと
ビツト線Qn，ｎとの間にゲートがそれぞれ電
源Vccに接続される負荷MOSトランジスタT9，
T10を接続したもので、他の部分は第４図と同様
である。もちろんトランジスタT9，T10は負荷と
して働らくものであればなんでもよく、例えば単
なる抵抗でもよい。このプリチヤージ回路でも、
トランジスタT9，T10の導通抵抗が充分大きけれ
ば瞬時ピーク電流に及ぼす影響はなく、従つて前
述した実施例同様の効果を有する。
ジ回路を示している。このプリチヤージ回路は、
前述した第４図の回路の変形であり、電源Vccと
ビツト線Qn，ｎとの間にゲートがそれぞれ電
源Vccに接続される負荷MOSトランジスタT9，
T10を接続したもので、他の部分は第４図と同様
である。もちろんトランジスタT9，T10は負荷と
して働らくものであればなんでもよく、例えば単
なる抵抗でもよい。このプリチヤージ回路でも、
トランジスタT9，T10の導通抵抗が充分大きけれ
ば瞬時ピーク電流に及ぼす影響はなく、従つて前
述した実施例同様の効果を有する。
なお、上記実施例では、第１及び第２のプリチ
ヤージ信号PC１，PC２は新たに行線SLが選択
される前に“０”になる様にしたが、行線SLの
選択とプリチヤージ信号の“１”レベルが重なつ
てもいいことは言うまでもない。
ヤージ信号PC１，PC２は新たに行線SLが選択
される前に“０”になる様にしたが、行線SLの
選択とプリチヤージ信号の“１”レベルが重なつ
てもいいことは言うまでもない。
第７図は本発明の半導体メモリに用いられる第
１のプリチヤージ信号PC１を発生する回路であ
る。この回路は、電源Vccとアースとの間にそれ
ぞれ接続されたデプレツシヨン型MOSトランジ
スタT11，T13，T15およびエンハンスメント型
MOSトランジスタT12，T14，T16とでそれぞれ
２段のインバータI1，I2とバツフア回路B1を構成
し、初段のインバータI1の出力端を２段目のイン
バータI2のトランジスタT14のゲート及びバツフ
ア回路B1のトランジスタT16のゲートにそれぞれ
接続する。そして、２段目のインバータI2の出力
端をバツフア回路B1のトランジスタT15のゲート
に接続し、このバツフア回路B1のトランジスタ
T15，T16の出力端に容量Ｃの一端を接続し、他
端をゲートが電源Vccに接続されたMOSトラン
ジスタT17を介してプリチヤージ用クロツクパル
スφPCに接続する。このクロツクパルスφPCを初段
のインバータI1のトランジスタT12のゲートに加
えることにより、上記トランジスタT17の出力端
から第１のプリチヤージ信号PC１を得るように
している。
１のプリチヤージ信号PC１を発生する回路であ
る。この回路は、電源Vccとアースとの間にそれ
ぞれ接続されたデプレツシヨン型MOSトランジ
スタT11，T13，T15およびエンハンスメント型
MOSトランジスタT12，T14，T16とでそれぞれ
２段のインバータI1，I2とバツフア回路B1を構成
し、初段のインバータI1の出力端を２段目のイン
バータI2のトランジスタT14のゲート及びバツフ
ア回路B1のトランジスタT16のゲートにそれぞれ
接続する。そして、２段目のインバータI2の出力
端をバツフア回路B1のトランジスタT15のゲート
に接続し、このバツフア回路B1のトランジスタ
T15，T16の出力端に容量Ｃの一端を接続し、他
端をゲートが電源Vccに接続されたMOSトラン
ジスタT17を介してプリチヤージ用クロツクパル
スφPCに接続する。このクロツクパルスφPCを初段
のインバータI1のトランジスタT12のゲートに加
えることにより、上記トランジスタT17の出力端
から第１のプリチヤージ信号PC１を得るように
している。
上記回路においては、プリチヤージ用クロツク
パルスφPCが“１”レベルになると、トランジス
タT17を介して容量Ｃの他方側が充電されるので
信号PC１ラインの電位レベルが上昇する。この
時、初段のインバータI1のトランジスタT12がオ
ンするので、トランジスタT14，T16はオフとな
り、容量Ｃの一方側は“１”レベルとなる。しか
もこの時、すでにある電位まで信号PC１ライン
は充電されているため、容量Ｃの容量結合により
この信号PC１は電源Vccよりも高い電位にまで
持ち上げられる。このため、ビツト線Qn，ｎ
に対する充放電は迅速に行なわれることになる。
パルスφPCが“１”レベルになると、トランジス
タT17を介して容量Ｃの他方側が充電されるので
信号PC１ラインの電位レベルが上昇する。この
時、初段のインバータI1のトランジスタT12がオ
ンするので、トランジスタT14，T16はオフとな
り、容量Ｃの一方側は“１”レベルとなる。しか
もこの時、すでにある電位まで信号PC１ライン
は充電されているため、容量Ｃの容量結合により
この信号PC１は電源Vccよりも高い電位にまで
持ち上げられる。このため、ビツト線Qn，ｎ
に対する充放電は迅速に行なわれることになる。
第８図は本発明の半導体メモリに用いられる第
２のプリチヤージ信号PC２を発生する回路であ
る。この回路は、電源Vccとアースとの間にそれ
ぞれ直列接続されたデプレツシン型MOSトラン
ジスタT18，T20，T22，T24，T26およびエンハン
スメント型MOSトランジスタT19，T21，T23，
T25，T27とでそれぞれ４段のインバータI1〜I4と
バツフア回路B1の５段回路を構成している。さ
らに、初段のインバータI1のゲートは、電源Vcc
とアースとの間に設けられた分圧回路の抵抗R1，
R2の互相接続点ａに接続され、３段目のインバ
ータI3の出力端は反転プリチヤージ用クロツクパ
ルスPCがゲートに印加されるMOSトランジス
タT28を介して接地されると共に終段のバツフア
回路B1のトランジスタT26のゲートに接続される
構成となつている。そして、初段のインバータI1
のトランジスタT19のゲートに分圧回路からの所
定電圧信号を入力すると共に、トランジスタT28
のゲートに反転クロツクパルスPCを入力して終
段のバツフア回路B1の出力段から第２のプリチ
ヤージ信号PC２を得るようにしている。
２のプリチヤージ信号PC２を発生する回路であ
る。この回路は、電源Vccとアースとの間にそれ
ぞれ直列接続されたデプレツシン型MOSトラン
ジスタT18，T20，T22，T24，T26およびエンハン
スメント型MOSトランジスタT19，T21，T23，
T25，T27とでそれぞれ４段のインバータI1〜I4と
バツフア回路B1の５段回路を構成している。さ
らに、初段のインバータI1のゲートは、電源Vcc
とアースとの間に設けられた分圧回路の抵抗R1，
R2の互相接続点ａに接続され、３段目のインバ
ータI3の出力端は反転プリチヤージ用クロツクパ
ルスPCがゲートに印加されるMOSトランジス
タT28を介して接地されると共に終段のバツフア
回路B1のトランジスタT26のゲートに接続される
構成となつている。そして、初段のインバータI1
のトランジスタT19のゲートに分圧回路からの所
定電圧信号を入力すると共に、トランジスタT28
のゲートに反転クロツクパルスPCを入力して終
段のバツフア回路B1の出力段から第２のプリチ
ヤージ信号PC２を得るようにしている。
上記回路においては、電源Vccが所定電位以下
となれば第２のプリチヤージ信号PC２を発生す
るものである。すなわち、いま抵抗R1を40KΩ、
抵抗R2を10KΩとすれば、その接続点ａの電位は
0.2Vccとなる。そこで、インバータI1の閾値電圧
を0.8Vに設定すれば、電源Vccが4V以上ならば
ａ点電位は0.8V以上となり、電源Vccが4V以下
ならばａ点電位は0.8V以下となる。このため、
インバータI1の出力は、電源Vccが4V以上なら
“０”レベルに、4V以下ならば“１”レベルにな
る。
となれば第２のプリチヤージ信号PC２を発生す
るものである。すなわち、いま抵抗R1を40KΩ、
抵抗R2を10KΩとすれば、その接続点ａの電位は
0.2Vccとなる。そこで、インバータI1の閾値電圧
を0.8Vに設定すれば、電源Vccが4V以上ならば
ａ点電位は0.8V以上となり、電源Vccが4V以下
ならばａ点電位は0.8V以下となる。このため、
インバータI1の出力は、電源Vccが4V以上なら
“０”レベルに、4V以下ならば“１”レベルにな
る。
従つて、電源Vccが4V以上ならインバータI2の
出力は“１”レベル、インバータI3の出力は
“０”レベルとなり、結局クロツクパルスφPCによ
らずインバータI3の出力は“０”レベルとなるた
め、第２のプリチヤージ信号PC２は“０”レベ
ルとなる。逆に、電源Vccが4V以下になれば、
インバータI1の出力は“１”レベル，インバータ
I2の出力は“０”レベルとなり、インバータI3の
出力は反転クロツクパルスPCの“１”→“０”
の変化に同期して“１”レベルになり、これに同
期して“１”レベルになる第２プリチヤージ信号
PC２によつて前述した第４図及び第６図のプリ
チヤージ回路のトランジスタT6，T7が駆動され
る。なお、第８図のインバータI4バツフア回路B1
のかわりに前記第７図の回路を用いてもよいこと
はいうまでもない。
出力は“１”レベル、インバータI3の出力は
“０”レベルとなり、結局クロツクパルスφPCによ
らずインバータI3の出力は“０”レベルとなるた
め、第２のプリチヤージ信号PC２は“０”レベ
ルとなる。逆に、電源Vccが4V以下になれば、
インバータI1の出力は“１”レベル，インバータ
I2の出力は“０”レベルとなり、インバータI3の
出力は反転クロツクパルスPCの“１”→“０”
の変化に同期して“１”レベルになり、これに同
期して“１”レベルになる第２プリチヤージ信号
PC２によつて前述した第４図及び第６図のプリ
チヤージ回路のトランジスタT6，T7が駆動され
る。なお、第８図のインバータI4バツフア回路B1
のかわりに前記第７図の回路を用いてもよいこと
はいうまでもない。
本発明の半導体メモリでは、上述した第７図及
び第８図の信号発生回路にて、電源Vccの電圧変
動に応じて発生した第１及び第２のプリチヤージ
信号PC１，PC２によつて前述した第４図あるい
は第６図のプリチヤージ回路を駆動するようにし
ているので、ビツト線Qn，ｎの充電時の瞬時
ピーク電流を抑制することができる。
び第８図の信号発生回路にて、電源Vccの電圧変
動に応じて発生した第１及び第２のプリチヤージ
信号PC１，PC２によつて前述した第４図あるい
は第６図のプリチヤージ回路を駆動するようにし
ているので、ビツト線Qn，ｎの充電時の瞬時
ピーク電流を抑制することができる。
以上説明したように本発明によれば、メモリセ
ルに対するデータの受け渡しを行なうための一対
のビツト線を充電するプリチヤージ回路によつ
て、電源が所定電圧以上では前記一対のビツト線
を短絡し、電源が所定電圧以下では前記一対のビ
ツト線を短絡すると共に電源によりプリチヤージ
するようにしているので、メモリアクセス動作時
の瞬時ピーク電流を抑制して消費電流を低減し、
回路動作マージンを大きくし得ると共に動作速度
を向上し得る半導体メモリを提供できる。
ルに対するデータの受け渡しを行なうための一対
のビツト線を充電するプリチヤージ回路によつ
て、電源が所定電圧以上では前記一対のビツト線
を短絡し、電源が所定電圧以下では前記一対のビ
ツト線を短絡すると共に電源によりプリチヤージ
するようにしているので、メモリアクセス動作時
の瞬時ピーク電流を抑制して消費電流を低減し、
回路動作マージンを大きくし得ると共に動作速度
を向上し得る半導体メモリを提供できる。
第１図はRAMの一例を示す回路構成図、第２
図は第１図のプリチヤージ回路の詳細な回路図、
第３図は第２図の回路動作を説明するための波形
図、第４図は本発明の一実施例に係る半導体メモ
リのプリチヤージ回路を示す回路図、第５図は第
４図の回路動作を説明するための波形図、第６図
は本発明の他の実施例に係る半導体メモリのプリ
チヤージ回路を示す回路図、第７図及び第８図は
それぞれ第４図及び第６図の回路を駆動する信号
の発生回路を示す回路図である。 １…メモリセル、２…センスアンプ、３…プリ
チヤージ回路、SL…行線、Qn，ｎ…ビツト
線、PC１，PC２…プリチヤージ信号、T1〜T27
…トランジスタ、Vcc…電源。
図は第１図のプリチヤージ回路の詳細な回路図、
第３図は第２図の回路動作を説明するための波形
図、第４図は本発明の一実施例に係る半導体メモ
リのプリチヤージ回路を示す回路図、第５図は第
４図の回路動作を説明するための波形図、第６図
は本発明の他の実施例に係る半導体メモリのプリ
チヤージ回路を示す回路図、第７図及び第８図は
それぞれ第４図及び第６図の回路を駆動する信号
の発生回路を示す回路図である。 １…メモリセル、２…センスアンプ、３…プリ
チヤージ回路、SL…行線、Qn，ｎ…ビツト
線、PC１，PC２…プリチヤージ信号、T1〜T27
…トランジスタ、Vcc…電源。
Claims (1)
- 【特許請求の範囲】 １ データを記憶する複数個のメモリセルと、こ
れら複数個のメモリセルから所定番地のメモリセ
ルを選択して駆動する行線と、上記メモリセルか
ら一対のデータを受ける一対のビツト線と、この
一対のビツト線間に設けられたトランジスタを導
通制御し、前記一対のビツト線の高電位側の電荷
を低電位側に伝達しデータ読み出し時に前記一対
のビツト線のとる電位の間の電位にプリチヤージ
するプリチヤージ手段とを具備し、前記プリチヤ
ージ終了後電源端子から前記ビツト線およびメモ
リセルを介して定常電流が流れないように、前記
ビツト線の充電レベルの保持を前記メモリセルの
みによつて行うことを特徴とする半導体メモリ。 ２ 前記プリチヤージ手段は、前記ビツト線間に
設けられたトランジスタと、このトランジスタを
導通制御するプリチヤージ信号であることを特徴
とする特許請求の範囲第一項に記載の半導体メモ
リ。 ３ データを記憶する複数個のメモリセルと、こ
れら複数個のメモリセルから、所定番地のメモリ
セルを選択して駆動する行線と、上記メモリセル
から一対のデータを受ける一対のビツト線と、こ
のビツト線と電源間に設けられた負荷素子と、前
記一対のビツト線間に設けられたトランジスタ
と、アドレス変化を検知して発生したパルス信号
により、前記トランジスタを導通制御し、前記一
対のビツト線の高電位側の電荷を低電位側に伝達
しデータ読み出し時に前記一対のビツト線のとる
電位の間の電位にプリチヤージするプリチヤージ
手段とを具備し、前記プリチヤージ終了後電源端
子から前記ビツト線およびメモリセルを介して定
常電流が流れないように、前記ビツト線の充電レ
ベルの保持を前記メモリセルのみによつて行うこ
とを特徴とする半導体メモリ。 ４ データを記憶する複数個のメモリセルと、こ
れら複数個のメモリセルから所定番地のメモリセ
ルを選択して駆動する行線と、上記メモリセルか
ら一対のデータを受ける一対のビツト線と、電源
の電圧が所定値以上では前記一対のビツト線を短
絡し、電源の電圧が所定値以下では前記一対のビ
ツト線を短絡すると共にこの一対のビツト線を電
源によりプリチヤージするプリチヤージ回路とを
具備し、メモリアクセス動作時の瞬時ピーク電流
を抑制するようにしたことを特徴とする半導体メ
モリ。 ５ 前記プリチヤージ回路は、前記一対のビツト
線間に接続され第１プリチヤージ信号にて動作し
て一対のビツト線を同電位とする第１のトランジ
スタと、前記電源と一対のビツト線との間にそれ
ぞれ接続され、第２プリチヤージ信号にて動作し
て一対のビツト線をプリチヤージする第２、第３
のトランジスタとを具備してなることを特徴とす
る特許請求の範囲第４項記載の半導体メモリ。 ６ 前記プリチヤージ回路は、前記一対のビツト
線間に接続され第１プリチヤージ信号にて動作し
て上記一対のビツト線を同電位とする第１のトラ
ンジスタと、前記電源と一対のビツト線との間に
それぞれ接続され第２プリチヤージ信号にて動作
して前記一対のビツト線をプリチヤージする第
２、第３のトランジスタと、前記電源と一対のビ
ツト線との間にそれぞれ上記第２，第３のトラン
ジスタと並列に接続された第４，第５の負荷トラ
ンジスタとを具備してなることを特徴とする特許
請求の範囲第４項記載の半導体メモリ。 ７ 前記第２のプリチヤージ信号は前記行線によ
るメモリセル選択前に発生することを特徴とする
特許請求の範囲第５項、もしくは第６項記載の半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110189A JPS5812193A (ja) | 1981-07-15 | 1981-07-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110189A JPS5812193A (ja) | 1981-07-15 | 1981-07-15 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812193A JPS5812193A (ja) | 1983-01-24 |
| JPH0217874B2 true JPH0217874B2 (ja) | 1990-04-23 |
Family
ID=14529295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110189A Granted JPS5812193A (ja) | 1981-07-15 | 1981-07-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812193A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715798B2 (ja) * | 1983-02-23 | 1995-02-22 | 株式会社東芝 | 半導体記憶装置 |
| JPS59155165A (ja) * | 1983-02-23 | 1984-09-04 | Toshiba Corp | 半導体記憶装置 |
| JPS6296085U (ja) * | 1985-12-04 | 1987-06-19 | ||
| JPS62197990A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JPH01211394A (ja) * | 1988-02-19 | 1989-08-24 | Sony Corp | メモリ装置 |
| US5043945A (en) * | 1989-09-05 | 1991-08-27 | Motorola, Inc. | Memory with improved bit line and write data line equalization |
| JPH07130177A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
| US6480419B2 (en) * | 2001-02-22 | 2002-11-12 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827915B2 (ja) * | 1978-07-28 | 1983-06-13 | 富士通株式会社 | リセット回路 |
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
| JPS5647990A (en) * | 1979-09-21 | 1981-04-30 | Nec Corp | Memory device |
-
1981
- 1981-07-15 JP JP56110189A patent/JPS5812193A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5812193A (ja) | 1983-01-24 |
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