JPH0460231B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体集積回路、特にデイジタル半
導体集積回路に係り、機能テストおよび入力DC
テストに要する時間の短縮を計るようにした改良
に関する。

〔発明の技術的背景〕

デイジタル半導体集積回路の良否判定を行なう
ためのテストとしては、消費電流テスト、入力
DCテスト、出力DCテスト、機能テスト、ACテ
スト等がある。このうち入力DCテストとは、信
号入力端子の信号を集積回路内部に供給する入力
バツフアの電圧、電流特性をテストするものであ
り、また機能テストとは内部回路の論理機能をテ
ストするものである。デイジタル半導体集積回路
での入力DCテストは、入力信号がＨレベルとＬ
レベルの２つの状態で行われている。

〔背景技術の問題点〕

上記のように、入力DCテストの際に入力端子
の信号がＨレベルもしくはＬレベルに設定されて
いるので、この期間では内部回路の機能テストを
行なうことができない。従つて、従来では入力
DCテストと機能テストとは全く独立して行われ
ている。

ところで上記の入力DCテストとは、テスタ内
の電源を各入力端子に接続し、入力信号がＬレベ
ル、Ｈレベルのときそれぞれこの電源ラインに流
れる電流を測定し、測定された値が規定値にとな
つているか否かをテストするものである。そして
このDCテストが全ての入力端子について終了す
ると、次に機能テストが行われる。

この場合のテスト時間は、入力DCテストに要
する時間2n・t1（t1は１つの入力端子のＨレベル
またはＬレベルでのDCテストに必要とする時間
であり、ｎは入力端子の総数である）と機能テス
トに要する時間t2とを合せた時間になる。ここ
で、上記DCテスト時にテスタ側で入力端子の数
に対応した数の電源を用意すれば、このDCテス
トに要する時間2n・t1は２・t1にすることができ
る。しかしながら、最近のICでは入力端子の数
が数百程度と極めて多いものであり、これに対応
した数の電源を備えたテスタは極めて高価なもの
となり実際的ではない。従つて、従来では１個も
しくは２、３個のテスト用電源を用意したテスタ
を用いてICのテストを行なうのが普通であり、
このため入力端子が多くなるのに伴つてテストに
要する時間が増大する。

このように、従来では入力DCテストを機能テ
ストとは独立して行なうようにしているために、
テスト時間、特に入力DCテストと機能テストに
要する時間が長くかかるという欠点がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされ
たものであり、その目的は入力DCテストと機能
テストとを並行して行なうことにより、従来と比
べてこれらのテストに要する時間を短くすること
ができる半導体集積回路を提供することにある。

〔発明の概要〕

上記目的を達成するためこの発明にあつては、
ｎビツトのうちの１ビツトの機能テスト用信号も
しくは入力DCテスト用信号がそれぞれ供給され
るｎ個の第１の入力バツフアと、上記入力DCテ
スト用信号が供給されている第１の入力バツフア
に供給すべきビツトの機能テスト用信号が供給さ
れる第２の入力バツフアと、上記ｎ個の各第１の
入力バツフアからの出力信号および第２の入力バ
ツフア信号からの出力信号のいずれか一方を、ｎ
ビツトの対応する制御信号に基づいて集積回路内
部に導くｎ個の選択回路とを具備し、入力DCテ
ストが行われている第１の入力バツフアから本来
入力すべき機能テストのための信号を、第２の入
力バツフアから入力することにより、入力DCテ
ストと機能テストとを並行して行なうことができ
るようにしている。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明にかかる半導体集積回路の、
入力回路部のみの構成を示す回路図である。図に
おいて２１₁ないし２１_oおよび２２はそれぞれ信
号入力端子である。上記各信号入力端子２１₁な
いし２１_oには入力バツフアとしてのインバータ
２３₁ないし２３_oの対応する入力端子が接続され
ている。また上記信号入力端子２２には入力バツ
フアとしてのインバータ２４の入力端子が接続さ
れている。上記インバータ２３₁ないし２３_oの出
力信号は選択回路２５₁ないし２５_oのうち対応す
るものに供給され、上記インバータ２４の出力信
号は上記選択回路２５₁ないし２５_oに並列に供給
されている。

上記各選択回路２５₁ないし２５_oは、ｎビツト
のテスト信号１ないしｎのうち対応するものの論
理レベルに応じて、上記インバータ２３₁ないし
２３_oの各出力信号および上記インバータ２４の
出力信号のいずれか一方をそれぞれ選択出力する
ものであり、これらの選択回路２５はそれぞれ２
個のアンドゲート３１，３２と両アンドゲート３
１，３２の出力信号が並列に供給されているノア
ゲート３３とから構成されている。

上記一方のアンドゲート３１には対応するイン
バータ２３の出力信号が直接に、上記ｎビツトの
テスト信号１ないしｎのうち対応するものがｎ個
の各インバータ２６₁ないし２６_oを介してそれぞ
れ供給されており、他方のアンドゲート３２には
上記インバータ２４の出力信号および上記ｎビツ
トのテスト信号１ないしｎのうち対応するものが
それぞれ供給されている。

次に上記のような構成の回路の動作を、第２図
のタイミングチヤートを用いて説明する。

先ず、テスト信号１のみをＨレベルにし、残り
のテスト信号２ないしｎは全てＬレベルにする。
テスト信号１がＨレベルされているで、インバー
タ２６₁の出力信号がＬレベルにされている。こ
のため、選択回路２５₁ではアンドゲート３１が
禁止状態にされ、アンドゲート３２が動作可能状
態にされる。従つてこの選択回路２５₁ではイン
バータ２４からの出力信号が選択出力される。他
方、残りのテスト信号２ないしｎは全てＬレベル
にされ、インバータ２６₂ないし２６_oの出力信号
がすべてＨレベルにされているので、選択回路２
５₂ないし２５_o内のアンドゲート３１は動作可能
状態にされ、アンドゲート３２は禁止状態にされ
る。従つてこれらの選択回路２５₂ないし２５_oで
は各インバータ２３からの出力信号がそれぞれ選
択出力される。

このような状態において、入力端子２１₁には
交互にＨレベルおよびＬレベルに設定されるDC
テスト用の信号を供給するとともに、入力端子２
１₂ないし２１_oにはｎビツトの機能テスト用信号
の２ビツト目からｎビツト目のうち対応する信号
をそれぞれ供給し、さらにもう１つの入力端子２
２には上記入力端子２１₁に本来供給すべき１ビ
ツト目の機能テスト用の信号を供給する。

上記選択回路２５₁では１ビツト目の機能テス
ト用信号が供給されているインバータ２４の出力
信号が選択出力され、残りの選択回路２５₁ない
し２５_oでは２ビツト目からｎビツト目の機能テ
スト用信号が供給されているインバータ２３の出
力信号が選択出力されるので、上記ｎビツトの機
能テスト用信号のすべてがこれらｎ個の選択回路
２５₁ないし２５_oで選択出力され、システム入力
信号１ないしｎとして内部回路に導びかれる。従
つてこのときには、これらのシステム入力信号１
ないしｎを用いて内部回路の機能テストを行なう
ことができる。

他方、この状態でDCテスト用の信号をＨレベ
ルおよびＬレベルに交互に設定すれば、入力バツ
フアとしてのインバータ２３₁の入力信号が交互
にＨレベルおよびＬレベルに設定される。従つ
て、このとき上記機能テストと並行して、図示し
ないテスタは、インバータ２３₁の入力信号がＨ
レベルおよびＬレベル状態での入力DCテストを
行なう。

上記インバータ２３₁のDCテストが終了したな
らば、上記テスト信号１の代わりに今度はテスト
信号２のみをＨレベルに設定する。テスト信号２
がＨレベルされているので、選択回路２５₂では
インバータ２４からの出力信号が選択出力され
る。他方、残りのテスト信号１および３ないしｎ
が全てＬレベルにされているので、選択回路２５
_１，２５₃ないし２５_oでは各インバータ２３から
の出力信号が選択出力される。

このような状態において、信号入力端子２１₂
には交互にＨレベルおよびＬレベルに設定される
DCテスト用の信号を供給するとともに、信号入
力端子２１₁および２１₃ないし２１_oにはｎビツ
トの機能テスト用信号の１ビツト目および３ビツ
ト目からｎビツト目のうち対応する信号をそれぞ
れ供給し、さらにもう１つの入力端子２２には上
記入力端子２１₂に本来供給すべき２ビツト目の
機能テスト用の信号を供給する。

上記選択回路２５₂では２ビツト目の機能テス
ト用信号が供給されているインバータ２４の出力
信号が選択出力され、残りの選択回路２５₁およ
び２５₃ないし２５_oでは１ビツトおよび３ビツト
目ないしｎビツト目の機能テスト用信号が供給さ
れている各インバータ２３の出力信号が選択出力
されるので、上記ｎビツトの機能テスト用信号が
これらｎ個の選択回路２５₁ないし２５_oで選択出
力され、システム入力信号１ないしｎとして内部
回路に導びかれる。従つて、これらのシステム入
力信号１ないしｎを用いて内部回路の機能テスト
を行なうことができる。

また上記と同様に、この状態でDCテスト用の
信号をＨレベルおよびＬレベルに交互に設定すれ
ば、入力バツフアとしてのインバータ２３₂の入
力信号が交互にＨレベルおよびＬレベルに設定さ
れる。従つて、このときの機能テストと並行し
て、図示しないテスタは、インバータ２３₂の入
力信号がＨレベルおよびＬレベル状態での入力
DCテストを行なう。

以下、同様にテスト信号３ないしｎを順次Ｈレ
ベルに設定し、このテスト信号に対応したビツト
の入力端子２１にDCテスト用信号を供給してそ
のビツトのインバータ２３の入力DCテストを行
ない、この期間にDCテストが行われている入力
端子２１に本来供給するべき機能テスト用の信号
を入力端子２２に供給することによつて内部回路
にｎビツトの機能テスト用信号を供給することに
より、DCテストと並行して機能テストを行なう。

上記ｎ個の入力端子２１についてのDCテスト
が終了したならばすべてのテスト信号１ないしｎ
をＬレベルに設定し、入力端子２１₁ないし２１
ｎにはｎビツトの機能テスト用信号のうち対応す
る信号をそれぞれ供給し、入力端子２２には交互
にＨレベルおよびＬレベルに設定されるDCテス
ト用の信号を供給する。これによつて機能テスト
と並行してインバータ２４のDCテストが行なわ
れる。

そして全てのインバータ２３，２４における入
力DCテストが終了した時点で未だ機能テストが
終了していなければ、第２図のタイミングチヤー
トで示すように、続いて機能テストのみを行な
う。またDCテストが終了した時点で既に機能テ
ストが終了していれば、この時点でDCテストお
よび機能テストは完了する。

このようにこの実施例のICでは、ｎ個のうち
の１個の入力端子２１におけるDCテストを行な
うときに、この入力端子２１から本来入力すべき
機能テスト用信号を、予め余分に設けられた１つ
の入力端子２２から出力し、ｎビツトのシステム
入力信号が常に内部回路に供給されるようにした
ので、機能テストと並行して入力DCテストを行
なうことができる。このため、テストに要する時
間は、機能テストおよび入力DCテストのうちど
ちらか長い方の時間のみにすることができ、仮
に、機能テストおよび入力DCテストに要する時
間が同じであれば、テスト時間は従来のICのほ
ぼ半分にすることができる。

なおこの発明は上記実施例に限定されるもので
はなく種々の変形が可能であることはいうまでも
ない。たとえば、上記実施例回路では選択回路２
５をアンドゲート、ノアゲートで構成する場合に
ついて説明したが、これは他のゲート回路を用い
て構成するようにしてもよいことは勿論である。
また上記実施例ではインバータ２４のDCテスト
をインバータ２３よりも後で行なう場合について
説明したが、これはインバータ２３よりも先に行
なうようなテストシーケンスにしてもよい。

〔発明の効果〕

以上説明したようにこの発明によれば、入力
DCテストと機能テストとを並行して行なうよう
にしたので、従来と比べてこれらのテストに要す
る時間を短くすることができる半導体集積回路を
提供することができる。

【図面の簡単な説明】

第１図はこの発明にかかる半導体集積回路の入
力回路部の構成を示す回路図、第２図は上記実施
例回路の動作を示すタイミングチヤートである。 ２１，２２……信号入力端子、２３，２４……
インバータ（信号入力手段）、２５……選択回路
（選択手段）、２６……インバータ。

Claims (1)

1. 【特許請求の範囲】 １ ｎビツトのうちの１ビツトの機能テスト用信
   号もしくは入力DCテスト用信号がそれぞれ供給
   されるｎ個の第１の信号入力手段と、上記入力
   DCテスト用信号が供給されている第１の信号入
   力手段に供給すべきビツトの機能テスト用信号が
   供給される第２の信号入力手段と、上記ｎ個の各
   第１の信号入力手段の出力信号および第２の信号
   入力手段の出力信号のいずれか一方を、ｎビツト
   の各制御信号に基づいて集積回路内部に導くｎ個
   の選択手段とを具備したことを特徴とする半導体
   集積回路。 ２ 前記ｎ個の第１の信号入力手段および前記第
   ２の信号入力手段それぞれが信号反転機能を持つ
   入力バツフアで構成されている特許請求の範囲第
   １項に記載の半導体集積回路。 ３ 前記ｎ個の選択手段が、それぞれ対応するビ
   ツトの前記制御信号の論理レベルに応じて、対応
   するビツトの前記第１の信号入力手段からの出力
   信号を出力制御する第１の論理積回路と、前記第
   ２の信号入力手段からの出力信号を出力制御する
   第２の論理積回路と、上記第１、第２の論理積回
   路の出力信号が並列に供給される論理和回路とか
   ら構成されている特許請求の範囲第１項に記載の
   半導体集積回路。