JPS614237A

JPS614237A - 半導体集積回路

Info

Publication number: JPS614237A
Application number: JP59124682A
Authority: JP
Inventors: Soichi Kawasaki; 川崎　壮一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-06-18
Filing date: 1984-06-18
Publication date: 1986-01-10
Anticipated expiration: 2010-07-19
Also published as: JPH0766035B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は半導体集積回路、特にディジタル半導体集積
回路に係り、機能テストおよび出力ＤＣテストに要する
時間の短縮を計るようにした改良に関する。

［発明の技術的背景とその問題点］ディジタル半導体集積回路の良否判定を行なうためのテ
ストとしては、浦費電流テスト、入力ＤＣテスト、出力
ＤＣテスト、機能テスト、ＡＣテスト等がある。このう
ち出力ＤＣテストとは、信号出力端子に内部信号を供給
する出力バッファの電圧、電流特性をテストするもので
あり、また顕能テストとは内部回路の論理ａ能をテスト
するものである。ディジタル半導体集積回路での出力Ｄ
Ｃテストは、出力信号が１」レベルとトルベルの２つの
状態で行われている。

−従来、ＤＣテストの容易化設計がなされていない半導
体集積回路（以下ＩＣと略称する）では、は能テストの
途中の、出力信号が）」レベルま／ｊはトルベルに設定
されているときに、この機能テストを一時中断してＤＣ
テストを行なうようにしている。閤能テスト時に信号出
力端子はランダムにトルベルあるいはトルベルに設定さ
れているので、ＤＣテストを行なうため機能テストの実
行が途中で何度も停止されて満足な機能テストが行なえ
なくなってしまう。これに対処するため、さらに従来で
は出力ＤＣテスト専用のテストパターンを準備してテス
トを行なうようにしている。ところが、この場合にはよ
り多くのテスト時間が必要になるという不都合が生じる
。すなわち、この場合のデス１〜時間はＤＣテスト用の
テストシーケンス時間ｔ　１　、　Ｄ、Ｃテスト時間２
ｎ・ｔ２　（ｔ２は１つの出力端子のトルベルまたはト
ルベルでのＤＣＣススへに必要とする時間であり、ｎは
出力端子の総数である）、および機能テスト時間ｔ３を
合せた時間になる。

このため、従来ではＤＣテストの容易化設計を施してテ
スト時間の短縮化を計るようにしている。

第４図はこのＤＣテストの容易化設計が施こされた従来
のＴＣの、出力回路部のみの構成を示す回路図である。

図において１１１ないし１１ｎは信号出力端子である。

これら各信号出力端子１１１ないし１１．には出力バッ
ファとして６インバータ１２１ないし１２ｎの出力信号
が導かれている。上記インバータ１２１ないし１２ｎに
は、選択回路１３五ないし１３ｎのうち対応する回−路
で選択された信号が供給される。上記選択回路１３工な
いし１３．には内部のシステム出力信号１ないしｎそれ
ぞれとＤＣ制御信号とが供給されており、ＤＣテスト信
号の論理レベルに応じてシステム出力信号もしくはＤＣ
制御信号を対応するインバータ１２に選択出力する。

上記各選択回路１３は１つの選択回路１３１で例示する
ように、それぞれアンドグー１へ１５と２個のノアグー
Ｉ・１６．１７とで構成されているわ第５図は上記第４
図回路の動作を示すタイミングチャートである。上記第
４図回路はＤＣテスト信号の論理レベルに応じて、シス
テム出力信号とＤＣＩＩＪ御信号とを切替えて各インバ
ータ１２に供給し、これを各出力端子１１から出力させ
ることによって、機能テス１〜と各インバータ１２のＤ
Ｃテストを行なうようにしたものである。

すなわち、このＩＣでは、先ずＤＣテスト信号をトルベ
ルにすることにより、出力ＤＣテストモードとなる。Ｄ
Ｃテスト信号がトルベルになると、各選択回路１３では
アンドゲート１５が禁止状態になり、ノアゲート１６が
動作可能にされる。これにより各選択回路１３はＤＣ制
御信号の選択を行なう。

次にこの状態で、各選択回路１３にＤＣテストに必要な
だけの時間を持つパルス状のＤＣ制御信号を供給する。

するどこのＤ　ＣＭ　ａｌｌ信号に従い、各出力端子１
１はインバータ１２の出力信号に応じて交互にトルベル
、トルベルに設定される。そこでたとえば出力端子１１
１から１１ルの順に、トルベル状態およびトルベル状態
でのＤＣテストを行なう。このＤＣテストとは、図示し
ないテスタ内の電源を各出力端子１１に接続し、出力信
号がトルベル、トルベルのときそれぞれこの電源ライン
に流れる電流を測定し、測定された値が規定値にとなっ
ているか否かをテストするものである。このＤＣテスト
が全ての出力端子について終了すると、次にＤＣテスト
信号をＬレベルにすることによって機能テストモードに
する。このモードのとき、各選択回路１３ではノアゲー
ト１６が禁止状態になり、アンドゲート１５が動作可能
にされる。これにより各選択回路１３はシステム出力信
号の選択を行なう。すなわち、この場合に各出力端子１
１からは内部のシステム出力信号１ないしｎが出力され
、これらの信号は図示しないテスタに供給されて論理傭
能テストが行われる。この場合のテスト時間はＤＣＣス
ス時間２ｎ−ｔ２と機能テスト時間ｔ３とを合せた時間
になる。このテスト時間は上記のようなりＣテストの容
易化設計がなされていないＩＣに比べて、テストシーケ
ンス時間ｔ１だけ短縮されている。

ところで、ＤＣテストの容易化設轟１がなされているＩ
Ｃにおいて、前記ＤＣＣスス一時にテスタ側ａ　　　　
　　　Ｔ”出力端子０数１１応″１０電源を用意す０１
１・このＤＣテストに要する時間２ｎ−ｔ２は２・ｔ２
にすることができる。しかしながら、最近のＩＣでは出
力端子の数が数百程度と極めて多いものがあり、これに
対応した数の電源を備えたテスタは極めて高価なものと
なり実際的ではない。従って、従来では１個もしくは２
．３個のテスト用電源を用意したテスタを用いてＩＣの
テストを行なうのが普通であり、このため出力端子が多
くなるのに伴ってテス］−に要する時間が増大する。

このように、従来では出力ＤＣテストを機能テス１〜と
は独立して行なうようにしているために、テスト時間、
特に出力ＤＣテストと機能テストに要する時間が長くか
かるという欠点がある。

［発明の目的］この発明は上記のような事情を考慮してなされたもので
あり、その目的は出力ＤＣテストと機能テストとを並列
に行なうことによって、従来と比べてこれらのテス１−
に要する時間を短くすることができる半導体集積回路を
提供することにある。

［発明の概要］上記目的を達成するためこの発明にあっては、ｎ個の第
１の出力バッファおよび１個の第２の出力バッファと、
内部で発生されるｎピッ１−の各システム出力信号およ
び１ビットのＤＣテスト用信号のいずれか一方を、ｎビ
ット・の第１の制御信号に基づいて対応する上記第１の
出力バッファに供給するｎ個の選択回路と、上記ｎピッ
１−の第１の制御信号に基づいて上記ｎビットのシステ
ム出力信号のうちのいずれか１ビットを上記第２の出力
バッファに供給す矛とともに、１ピツ１への第２の制御
信号に基づいて上記１ヒツトのＤＣテスト用倍信号上記
第２の出力バッファに供給する選択回路とを具備し、出
力ＤＣテストが行われている第１の出力バッファから本
来出力すべき機能テストのための信号を、第２の出力バ
ッファから出力することにより、出ノＩＤＣテストと機
能テス］・とを並列に行なうようにしている。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明にかかる半導体集積回路の、出力回路
部のみの構成を示す回路図である。図において２１１な
いし２１ｎおよび２２はそれぞれ信号出力端子である。

上記各信号出力端子２１１ないし２１ｎには出力バッフ
ァどしてのインバータ２３１ないし２３ｎの対応する出
力信号が導かれている。また上記信号出力端子２２には
出力バッファとしてのインバータ２４の出力信号が導か
れている。上記インバータ２３１ないし２３．には、選
択回路２５１ないし２５ｒＬのうち対応する回路で選択
された信号が供給される。上記インバータ２４には、選
択回路２６で選択された信号が供給される。上記選択回
路２５１ないし２５．には、内部のｎビットのシステム
出力信号１ないしｎのうち対応するものが直接に、ＤＣ
制御信号が直接に、ｎビットのテスト信号１ないしｎの
うち対応するものが各インバータ２７１ないし２７．そ
れぞれを介して、さらに上記インバータ２１五ないし２
７／Ｉの出力信号のうち対応するものが各インバータ２
８工ないし２８ｎそれぞれを介してそれぞれ供給されて
いる。また上記選択回路２６には、インバータ２８工な
いし２８ｎの出力信号、上記ＤＣ制御信号およびノーマ
ル信号が供給されている。

上記各選択回路２５１ないし２５Ａは、上記対応するテ
スト信号１ないしｎの論理レベルに応じて、対応するシ
ステム出力信号もしくはＤＣ制御信号を対応するインバ
ータ２３に選択出力するものであり、これらの選択回路
２５はそれぞれシステム出力信号およびインバータ２７
の出力信号が並列に供給されているアンドゲート３１と
、Ｄ　ＣＩＩＩ　ｍ信号およびインバータ２８の出力信
号が並列に供給されているアンドゲート３２およびこの
両アンドゲート３１゜３２の出力信号が並列に供給され
ているノアゲート３３とから構成されている。

上記選択回路２６は、上記テスト信号１ないしｎの論理
レベルに応じてシステム出力信号１ないしｎのうちいず
れか１つを、あるいはノーマル信号の論理レベルに応じ
て上記ＤＣ制御信号を上記インバータ２４に選択出力す
るものであり、この選択回路２６は対応するシステム出
力信号それぞれおよｆ　　　　　　び対応するインバー
タ２８の出力信号それぞれが並列に供給されているｎ個
のアントゲ−１−４１１ないし４１ｎと、ＤＣ制御信号
およびノーマル信号が並列に供給されているアンドゲー
ト４２ｔ：３よびこれらアンドゲート４°１！ないし４
１ｎおよび４２の出力信号が並５ＩＪに供給されている
ノアゲート４３とから構成されている。

次に上記のような構成の回路の動作を、第２図のタイミ
ングチャートを用いて説明する。

先ず、ノーマル信号をＨレベルにし、テスト信＠１ない
しｎを全てＬレベルにする。各テスト信号１ないしｎが
それぞれＬレベルされているで、インバータ２７１ない
し２７ｎの出力信号がＨレベル、インバータ２８１ない
し２８ｎの出力信号がＬレベルにされて、各選択回路２
５１ないし２５ｎでは、それぞれ一方のアンドゲート３
１が動作可能状態にされ、それぞれ他方のアンドゲート
３２が禁止状態にされる。この結果、ｎビットのシステ
ム出力信号１ないしｎがこれらの選択回路２５１ないし
２５ｎそれぞれおよび出力バッファ用インバータ２３１
ないし２３ルそれぞれを介して出力端子２１１ないし２
１ルに導かれる。従ってこのとき、図示しないテスタは
、出力端子２１１ないし２１ｎから出力されるｎビット
のシステム出力信号１ないしｎを用いて機能テストを行
なう。

またこのとき、インバータ２８工ないし２８ｎの出力信
号が全てＬレベルにされているので、選択回路２６内の
アンドゲート４１１ないし４１ｎは全て禁止状態にされ
る。他方、ノーマル信号は１」レベルにされているので
、この選択回路２６内のもう１つのアンドゲート４２が
動作可能状態にされいる。この状態でＤＣ制御信号をＬ
レベルおよびＨレベルに交互に設定すれば、これに対応
してアンドゲート４２の出力信号もＬレベルおよびＨレ
ベルに設定され、これに続くノアゲート４５の出力信号
は交互にＨレベルおよびＬレベルに設定される。すなわ
ち、出力バッファとしてのインバータ２４への入力信号
が交互にＨレベルおよびＬレベルに設定され、それぞれ
の入力レベルに応じた出力信号が出力端子２２から出力
される。従って、このとき、図示しないテスタは、イン
バータ２４の出力信号がＬレベルおよびＨレベル状態で
のＤＣＣスス−を行なう。

上記インバータ２４のＤＣＣスス−が終了したならば、
次にノーマル信号をＬレベルにし、がっテスト信号１の
みをＨレベルに設定する。ノーマル信号がＬレベルにさ
れることにより、選択回路２６内のアンドゲート４２の
出力信号はＤＣ制御信号のレベルにかかわらず常にＬレ
ベルにされる。一方、テスト信号１がＨレベルにされる
ことにより、インバータ２７１の出力信号がＬレベルに
、これに続くインバータ２８１の出力信号がＨレベルに
それぞれされる。これによって、選択回路２５１内では
一方のアンドゲート３１が禁止状態にされ、他方のアン
ドゲート３２が動作可能状態にされる。従ってこの選択
回路２５１ではシステム出力信号１の代わりにＤＣ制御
信号が選択出力される。この状態でＤＣ制御信号をＬレ
ベルおよびＨレベルに交互に設定すれば、これに対応し
てアンドゲート３２の出力信号もＬレベルおよびＨレベ
ルに設定され、これに続くノアグー］・３３の出力信号
は交互にＨレベルおよびＬレベルに設定される。すなわ
ち、出力バッファと−してのインバータ２３１の入力信
号が交互にＨレベルおよびＬレベルに設定され、それぞ
れの入力レベルに応じた出力信号が出力端子２１１から
出力される。従って、このとき、図示しないテスタは、
インバータ２３１の出力信号がＬレベルおよびＨレベル
状態でのＤＣＣスス〜を行なう。

上記インバータ２３．のＤＣテストが行われているとき
、選択回路２６内のアントゲ−１〜４１１は上記インバ
ータ２８１の出力信号によって動作可能状態にされてい
る。このため、いまＤＣテストが行われてい−る出力端
子２１１から本来出力するべきシステム出力信号１は、
上記選択回路２６内のアンドゲート４１１、ノアゲート
４３およびインバータ２４を介して出力端子２２から出
力されており、このＤＣテストのときにもシステム出力
信号コないしｎは出力されているので、このときもｎビ
ットのシステム出力信号を用いて機能テストを行なうこ
とができる。

以下、同様にテスト信号２ないしｎを順次Ｈレベルに設
定し、各テスト信号のＨレベル期間にＤ４　　　　　　
　ＣＩＩＪ　１１１１信号を交互にＬレベルおよびＩ」
レベルに設定して、Ｈレベルにされているテスト信号に
対応したビットのインバータ２３のＤＣテストを行なう
。

これと並列に、ＤＣテストが行われている出力端子２１
から本来出力するべきシステム信号を、上記選択回路２
６を介して出力端子２２から出力することにより、ｎビ
ットのシステム出力信号１ないしｎを用いて機能テスト
を行なう。

そして全てのインバータ２３におけるＤＣテストが終了
した時点で未だ機能テストが終了していなければ、第２
図のタイミングチャートで示すように、続いて機能テス
トのみを行なう。またＤＣテストが終了した時点で既に
機能テストが終了していれば、この時点でＤＣテストお
よび機能テストは完了する。

このようにこの実施例のＩＣでは、ｎ個のうちの１個の
出力端子２１におけるＤＣテストを行なうときに、この
出力端子２１から本来出力すべきシステム出力信号を、
予め余分に設けられた１つの出力端子２２から出力し、
ｎビットのシステム出力信号が常に出力されるようにし
たので、・機能テストと並行してＤＣテストを行なうこ
とができる。このため、テストに要する時間は、機能テ
ストおよびＤＣテストのうちどちらか長い方の時間のみ
にすることができ、仮に、機能テストおよびＤＣテスト
に要する時間が同じであれば、デス１一時間はＤＣテス
トの容易化設計が施こされた従来のＩＣのほぼ半分にす
ることができる。

ところで、上記実施例回路で使用されるテスト信号は出
力端子２１１ないし２１ｎに対応した数だ【ノ必要であ
り、前記第４図回路の場合の１つのＤＣテスト信号に対
して多くなっている。ところが。

これらの信号は第３図のような回路で間中に発生させる
ことが可能である。

すなわち、第３図は上記ｎビットのテスト信号１ないし
ｎ、ｏｃ制御信号およびノーマル信号を発生する制御回
路の構成を示す回路図である。図において、入力端子５
１にはＩＣの外部からシステムリセット信号が供給され
るようになっている。

上記入力端子５１に供給されるシステムリセット信号は
２個のインバータ５２．５３を介して、（ｍ−＋−１）
ビットのバイナリカウンタ５４にリセット信号として供
給されている。さらにもう１つの入力端子５５に供給さ
れるＤＣ制御信号は、インバータ５６を介して上記バイ
ナリカウンタ５４にクロック信号として供給されている
ともに、上記インバータ５６およびもう１つのインバー
タ５７を介して、内部のＤＣ制御信号として前記各選択
回路２５．２６に供給されている。上記バイナリカウン
タ５４の（ｍ＋１）ビットのカウント・信号はデコーダ
５８に並列に供給されている。このデコーダ５８は上記
バイナリカウンタ５４の（ｍ＋１）ビットのカウント信
号から、Ｈレベル期間が順次ずれたｎビットの上記テス
ト信号１ないしｎを発生するとともに、所定の期間を持
つ前記ノーマル信号を発生する。

なおこの発明は上記実施例に限定されるものではなく種
々の変形が可能であることはいうまでもない。たとえば
、上記実施例回路では選択回路２５．２Ｇをアンドゲー
ト、ノアゲートで構成する場合について説明したが、こ
れは他のゲート回路を用いて構成するようにしてもよい
ことは勿論である。

［発明の効果コ以上説明したようにこの発明によれば、出力ＤＣテスト
と機能テストとを並列に行なうようにしたので、従来と
比べてこれらのテストに要する時間を短くすることがで
きる半導体集積回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明にかかる半導体集積回路の出力回路部
の構成を示す回路図、第２図は上記実施例回路のタイミ
ングチャート、第３図は第１図回路で使用される信号を
発生する制御回路を示す図、第４図は従来の半導体集積
回路の回路図、第５図はそのタイミングチャ−トである
。２１．２２・・・信号出力端子、２３．２４・・・イン
バータ（信号出力手段）、２５・・・選択回路、（第１
の選択手段）、２６・・・選択回路（第２、第３の選択
手段）、２７．２８・・・インバータ。

Claims

【特許請求の範囲】

　（１）ｎ個の第１の信号出力手段および１個の第２の
信号出力手段と、内部で発生されるｎビットの各システ
ム出力信号および１ビットのＤＣテスト用信号のいずれ
か一方を、ｎビットの第１の制御信号に基づいて対応す
る上記第１の信号出力手段に導くｎ個の第１の選択手段
と、上記ｎビットの第１の制御信号に基づいて上記ｎビ
ットのシステム出力信号のうちのいずれか１ビットを上
記第２の信号出力手段に導く第２の選択手段と、１ビッ
トの第２の制御信号に基づいて上記１ビットのＤＣテス
ト用信号を上記第２の信号出力手段に導く第３の選択手
段とを具備したことを特徴とする半導体集積回路。
（２）前記ｎ個の第１の信号出力手段および前記１個の
第２の信号出力手段それぞれが信号反転機能を持つ出力
バッファで構成されている特許請求の範囲第１項に記載
の半導体集積回路。
（３）前記ｎ個の各第１の選択手段が、対応するビット
の前記第１の制御信号の論理レベルに応じて、対応する
ビットの前記システム出力信号を出力制御する第１の論
理積回路と、対応するビットの前記第１の制御信号の論
理レベルに応じて前記ＤＣテスト用信号を出力制御する
第２の論理積回路と、上記第１、第２の論理積回路の出
力信号が並列に供給される論理和回路とから構成されて
いる特許請求の範囲第１項に記載の半導体集積回路。
（４）前記第２の選択手段が、前記ｎビットの各第１の
制御信号それぞれに基づいて前記ｎビットの各システム
出力信号を出力制御するｎ個の論理積回路と、上記ｎ個
の論理積回路の出力信号が並列に供給される論理和回路
とから構成されている特許請求の範囲第１項に記載の半
導体集積回路。
（５）前記第３の選択手段は前記第２の制御信号に基づ
いて前記１ビットのＤＣテスト用信号を出力制御する論
理積回路を備えている特許請求の範囲第１項に記載の半
導体集積回路。