JPH0460251B2

JPH0460251B2 -

Info

Publication number: JPH0460251B2
Application number: JP59134983A
Authority: JP
Inventors: Uruburitsuhi Warutaa; Rainaa Aroisu; Noru Tobiasu
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1983-06-30
Filing date: 1984-06-29
Publication date: 1992-09-25
Also published as: US4675837A; DE3323607A1; JPS6039241A; CA1211847A; EP0130397A1; EP0130397B1; DE3470238D1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、１つの全加算器としてまとめられて
いる２つの半加算器と、これらの半加算器のけた
上げからそれぞれ隣接する上位ステツプに与える
べき１つのけた上げを形成する１つのけた上げ論
理回路とをそれぞれ有する複数個のステツプから
成るデイジタル演算ユニツトに関する。

〔従来の技術〕

この種の演算ユニツトは図書“Integrierte
Digitalbausteine”、K.Reiβ、H.LiedlおよびW.
Spichall著、Siemens株式会社（ベルリンおよび
ミユンヘン）発行、1970年、第389〜394頁から公
知である。しかし、この種の演算ユニツトには、
処理速度が比較的低いという欠点がある。

〔発明が解決しようとする問題点〕

図書“Microprocessors／Microcomputers”、
D.D.GivoneおよびR.P.Roesser著、McGraw−
Hill Book Company（ニユーヨーク）、1980年、
第166〜172頁に記載されている“キヤリ・ルツ
ク・アヘツド”原理により作動する演算ユニツト
では処理時間の短縮が達成される。この場合、１
つの加算器のＮステツプが特にそれぞれＫけたの
群としてまとめられており、その際にすべての群
の最下位ステツプには１つのけた上げ発生器内で
加算器の入力けた上げと加算すべきビツトとから
形成される予め計算されたけた上げが並列に与え
られる。次いで１つの群の個々のステツプの間の
けた上げが一般にそれらのステツプ自体のなかで
形成される。しかし、けた上げ発生器は、得よう
とする処理速度および加算器の処理幅とともに著
しく上昇する相当な回路費用を必要とする。ま
た、これらの措置は損失電力の増大および回路キ
ヤパシタンスの増大を伴う。

本発明の目的は、冒頭に記載した種類の演算ユ
ニツトとして、前記公知の原理で作動する演算ユ
ニツトにくらべてはるかに小さな回路追加費用で
処理時間の短縮を達成し得るものを提供すること
である。この目的は、本発明によれば、特許請求
の範囲第１項に記載の演算ユニツトにより達成さ
れる。

本発明により得られる利点は特に、処理時間短
縮のために必要な追加費用が本質的に群あたり１
つの追加的けた上げ経路、すなわちステツプあた
り１つの追加的けた上げ論理回路、ならびにステ
ツプあたり１つの追加的選択論理回路のみから成
ることである。

〔実施例〕

本発明の有利な実施態様は特許請求の範囲第２
項ないし第７項にあげられている。

以下、図面により本発明を一層詳細に説明す
る。

第１図には、それぞれ2mけたの２つのデユア
ル数ＡおよびＢの並列加算を行なう１つの加算器
ユニツトの形態の2mけたのデイジタル演算ユニ
ツトが示されている。その際にｍステツプST_iな
いしST_i+n-1は１つの第１の群Ｇ１としてまとめ
られており、また別のｍステツプST_i+nないし
ST_i+2n-1は１つの第２の群Ｇ２を形成している。
各ステツプたとえばST_i+nは、先行のステツプか
ら与えられたけた上げを考慮に入れて数Ａおよび
Ｂの２つのビツトたとえばA_i+nおよびB_i+nを１つ
の和たとえばS_i+nとして加算し、また同時に隣接
する上位ステツプに与えられる２つのけた上げを
形成する１つの全加算器から成つている。

詳細には、ステツプST_i+nは１つの第１の半加
算器１を有し、その入力端はビツトA_i+nおよび
B_i+nを与えられる。半加算器１の出力端２から取
出され得る中間和は１つの第２の半加算器３の第
１の入力端に与えられ、その第２の入力端には隣
接する下位のステツプST_i+n-1から１つのけた上
げE_i+nが与えられる。半加算器３のなかで、けた
上げE_i+nおよび前記の中間和から、けた値ｉ＋ｍ
に対応づけられている１つの和S_i+nが形成され
る。すべてのステツプから与えられる和S_iないし
S_i+2n-1は2mけたの加算結果を表わし、その際に
ステツプST_iにおける入力側けた上げはE_iで、ま
たステツプST_i+2n-1の出力側けた上げはC_ausで示
されている。

ステツプST_i+nのなかで２つのけた上げ論理回
路４および５により２つの別々のけた上げU¨およ
びU¨′が形成され、これらのけた上げは隣接する
上位のステツプST_i+n+1の相応のけた上げ論理回
路に導線６および７を経て与えられる。その際に
回路４および５の互いに相応する第１の入力端は
半加算器１の出力端８と接続されており、この出
力端に半加算器１のなかで形成されたけた上げが
現われる。同じく互いに相応する回路４および５
の第２の入力端は半加算器１の出力端２と接続さ
れている。さらに、けた上げ論理回路４は、けた
上げU¨の形成の際に、ステツプST_i+n-1から与え
られたものと考えることができる１つの仮想けた
上げ“０”が考慮されるように構成されている。
このことは第１図中に、回路４のもう１つの入力
端に導かれており“０”を与えられている（破線
で示されている）導線９により示されている。こ
れと異なり、けた上げ論理回路５は、けた上げ
U¨′の形成の際に、ステツプST_i+n-1から与えられ
たものと考えることができる１つの仮想けた上げ
“１”が考慮されるように構成されている。この
ことは第１図中に、回路５のもう１つの入力端と
接続されており“１”を与えられている（破線で
示されている）導線１０により示されている。

群Ｇ２の第１図中に示されている他のステツプ
はST_i+nと類似に構成されている。その際に、ス
テツプST_i+2n-1のけた上げ論理回路１１を含めて
上位ステツプの相応のけた上げ論理回路とこれら
を互いに接続する導線たとえば６とを有するけた
上げ論理回路４が群Ｇ２の１つの第１のけた上げ
経路を表わし、その出力端１２はけた上げ論理回
路１１の出力端と一致している。他方、けた上げ
論理回路５はステツプST_i+2n-1のけた上げ論理回
路１３を含めて上位ステツプの相応のけた上げ論
理回路とこれらを互いに接続する導線たとえば７
とで群Ｇ２の１つの第２のけた上げ経路を表わ
し、その出力端１４はけた上げ論理回路１３の出
力端と一致している。

ステツプST_i+nのけた上げ論理回路４および５
には、３つの入力端を有する１つの選択論理回路
１５が対応づけられている。これらの入力端のう
ち最初の２つはそれぞれけた上げ論理回路４およ
び５の出力端と接続されており、他方第３の入力
端は１つの選択線１６と接続されている。１つの
出力端１７はステツプST_i+n+1の（半加算器３に
相当する）第２の半加算器３′のけた上げ入力端
と接続されている。全く一般的に各ステツプの両
けた上げ論理回路には１つの選択論理回路が上記
の仕方で対応づけられており、その際にそれらの
出力端は隣接する上位のステツプの第２の半加算
器のけた上げ入力端にそれぞれ接続されている。
けた上げ論理回路１１および１３に対応づけられ
ている選択論理回路１８の出力端１９からけた上
げC_ausが取出される。

ステツプST_i+nないしST_i+2n-1に対応づけられ
ているすべての選択論理回路１５…１８は選択線
１６を介して共通に制御され、その際に制御は、
隣接する下位ステツプからステツプST_i+nに与え
られるけた上げE_i+nに関係して行なわれる。こう
してけた上げE_i+nは同時に、選択線１６に通知さ
れた１つの制御信号を表わす。１つのけた上げ
E_i+n＝０により群Ｇ２のすべての選択論理回路が
第１の切換状態に制御され、この状態ではそれら
がそれぞれ第１のけた上げ経路のけた上げ論理回
路を隣接する上位ステツプの第２の半加算器のけ
た上げ入力端に、または（回路１８の場合には）
出力端１２を群Ｇ２の出力端１９に接続する。１
つのけた上げE_i+n＝１の生起の際に群Ｇ２の選択
論理回路は第２の切換状態に到達し、この状態で
はそれらがそれぞれ第２のけた上げ経路のけた上
げ論理回路を隣接する上位ステツプの第２の半加
算器のけた上げ入力端に、または（回路１８の場
合には）出力端１４を群Ｇ２の出力端１９に接続
する。

ステツプST_iないしST_i+n-1を有する群Ｇ１は
本質的にＧ２と類似に構成されている。相違点
は、最下位ステツプST_iに１つの入力側けた上げ
E_iが直接に、すなわち選択論理回路を介さずに与
えられ、他方Ｇ２の相応ステツプST_i+nが入力側
けた上げE_i+nを、Ｇ１の最下位ステツプST_i+n-1
に対応づけられている１つの選択論理回路２０を
介して与えられることのみである。Ｇ１内にも、
けた上げ論理回路２１…２２を含んでいる１つの
第１のけた上げ経路とけた上げ論理回路２３…２
４を有する１つの第２のけた上げ経路とが設けら
れており、その際に回路２１内では仮想の入力側
けた上げ“０”が考慮されており、このことは導
線２５（破線で示されている）により示されてお
り、他方回路２３内では仮想の入力側けた上げ
“１”が考慮されており、このことは導線２６
（破線で示されている）により示されている。

作動中、群Ｇ１はそれに与えられた数Ａおよび
Ｂの個々のビツトを加算し、他方同時に群Ｇ２は
それに与えらえた数ＡおよびＢの個々のビツトを
相応の仕方で処理する。群Ｇ１およびＧ２の全体
として４つのけた上げ経路内で同時のけた上げ一
巡がそれぞれの最下位ステツプから最上位ステツ
プへと行なわれ、その際に回路４および２１内で
形成されるけた上げはそれぞれ１つの仮想の入力
側けた上げ“０”を考慮に入れており、他方回路
５および２３内で形成されるけた上げはそれぞれ
１つの仮想の入力側けた上げ“１”から出発す
る。加えて、個々のけた上げ経路のなかで形成さ
れるけた上げが、個々のステツプに与えられるビ
ツトからそれぞれ通常のけた上げ一巡の意味で生
ずる。

これらの４つのけた上げ一巡の終了後に回路２
２，２４，１１および１３を含めてすべてのけた
上げ論理回路の出力端におけるけた上げが意のま
まになる。続いて最下位ステツプST_iに実際の入
力側けた上げE_iが与えられ、それにより群Ｇ１の
なかで第１のけた上げ経路（E_i＝０における）の
すべてのけた上げ論理回路２１…２２もしくは第
２のけた上げ経路（E_i＝１における）すべてのけ
た上げ論理回路２３…２４がそれらに対応づけら
れている選択論理回路の出力端に接続されるの
で、個々のステツプの第２の半加算器のけた上げ
入力端が第１または第２のけた上げ経路のけた上
げを与えられる。選択論理回路２０により占めら
れた切換状態に相応してけた上げE_i+nが、回路２
２および２４内で形成された両けた上げから選択
され、また共通の制御線１６に与えられ、それに
より第２の群Ｇ２のすべての選択論理回路１５…
１８が第１のけた上げ経路（E_i+n＝０における）
のすべてのけた上げ論理回路４…１１もしくは第
２のけた上げ経路（E_i+n＝１における）のすべて
のけた上げ論理回路５…１３をそれらに対応づけ
られている選択論理回路の出力端に接続する。そ
の際に再び個々のステツプの第２の半加算器のけ
た上げ入力端がそれぞれＧ２の第１または第２の
けた上げ経路内で形成されたけた上げを与えられ
る。それぞれ第１または第２のけた上げ経路から
のけた上げの群ごとの選択により個々のステツプ
の第２の半加算器に対して必要とされるけた上げ
が生ずるので、加算結果を示す和S_iないしS_i+2n-1
が形成され得る。同時に出力端１９におけるけた
上げC_ausも意のままになる。

第１図による１つの加算ユニツトの加算時間Ｔ
は、ｍステツプの１つの群たとえばＧ１の加算時
間に相応する第１の部分ｔ１と、選択論理回路２
０の切換時間を示す第２の部分ｔ２と、選択論理
回路１８の一巡時間から成る第３の部分ｔ３とか
ら成つている。その際、関係式Ｔ＝t1＋t2＋t3が
成り立つ。全体で2mステツプであるにもかかわ
らずｔ１がｍステツプの単一の群の加算時間にし
か相応していないので、すべての2mステツプに
わたり単一のけた上げ一巡を有する従来の加算器
にくらべて加算時間Ｔをはるかに短くすることが
できる。

第１図中にそれぞれＧ２に相応して構成されて
いる別の群Ｇ３ないしGKが設けられる場合、加
算時間Ｔは部分ｔ２に係数（Ｋ−１）を乗算した
範囲でしか増大しない。その際にｔ１およびｔ３
の部分は不変にとどまる。すなわち、加算すべき
数ＡおよびＢの一層大きな語幅Ｋ・ｍにおいて、
すべてのＫ・ｍステツプにわたり単一のけた上げ
一巡を有する従来の加算器にくらべて処理速度を
はるかに高めることができる。

本発明の１つの実施態様として、最下位ステツ
プを含んでいる群を第１図中のＧ１よりも簡単に
構成することは目的にかなつている。この実施態
様をこのような簡単化された最下位群Ｇ０を示す
第２図により説明する。Ｇ０は第１図の群Ｇ１の
前に接続され、また加算ユニツトの最下位ステツ
プはもはやステツプST_iからではなく全体でｍス
テツプを含んでいる群Ｇ０の第１のステツプであ
るステツプST₀から成つている。第２図に示され
ているように、Ｇ０の個々のステツプは互いに同
様に構成されている。これらのステツプはそれぞ
れ１つの第１の半加算器たとえば２７を有し、そ
の入力端はデユアル数ＡおよびＢの対応づけられ
ているビツトたとえばA₀およびB₀を与えられて
いる。出力端２８において取出し可能な中間和は
第２の半加算器２９に与えられ、この半加算器に
は１つの入力側けた上げも通知される。ステツプ
ST₀の場合、１つの端子３０を介して与えられる
このけた上げはC_eioで示されている。半加算器２
７のけた上げ出力端３２と出力端２８と端子３０
とに入力端で接続されている１つのけた上げ論理
回路３１はステツプST₀のけた上げを形成し、こ
れをけた上げ論理回路３１′にも群Ｇ０の後続の
ステツプST_sの第２の半加算器２９′にも与える。
ステツプST₁の他の部分回路はST₀の相応の部分
回路の参照符号にダツシユ記号を追加した参照符
号を付されている。ステツプST_n-1のけた上げ論
理回路３２は、第１図のステツプST_iに通知され
るけた上げE_iを形成する。

けた上げ論理回路３１…３２はこれらを互いに
接続する導線と共に、それぞれ使用されている群
Ｇ１ないしGKの二重のけた上げ経路と異なり、
単一のけた上げ経路を形成する。ステツプST₀な
いしST_n-1の和出力端から、群Ｇ０の個々のけた
に対応づけられている部分和S₀ないしS_n-1が取出
され得る。群Ｇ０の加算時間は他の群の加算時間
に相応しまたこれらと一致しているので、ステツ
プＧ１およびＧ２からまたはＧ１ないしGKから
成る加算ユニツトの加算時間はＧ０の追加により
増大されない。

Ｇ２と省略して単にステツプＧ１およびＧ０か
ら成つていれば、加算時間Ｔは値t1＋t3に減少す
る。ここに、t3は回路２０の切換時間である。

群Ｇ１ないしGKを有する加算ユニツトの１つ
の実施例として、上位の群の１つまたはそれ以
上、たとえばGK、が下位の群、たとえばＧ１、
よりも多数のステツプを有することは目的にかな
つている。このステツプ数の増大は許される。な
ぜならば、個々の群の最上位ステツプにそれぞれ
対応づけられている選択論理回路の接続は順次に
行なわれ、また群Ｇ（Ｋ−１）を含めてすべての
群に対してそのために必要とされる時間幅はたと
えば（Ｋ−２）・t2であるからである。しかし、
それによつて群GKに対する加算時間がこの時間
幅だけ増大され得る。換言すれば、GKに対する
ステツプ数が相応に増加され得る。このような措
置により加算ユニツトの所与のステツプ数Ｎにお
いて群の数Ｋが減ぜられ、このことは加算時間Ｔ
の一層の減少を意味する。

本発明による回路構想は、１つの加算ユニツト
の全ステツプ数が８ないし10にわたつているかぎ
り、加算ユニツトの作動速度のきわ立つた上昇を
許す。

第３図には、第１図による加算ユニツトのステ
ツプST_i+2n-1の１つの好ましい実施例が示されて
おり、その際に他のステツプが相応に構成されて
いることは目的にかなつている。個々の群の最下
位ステツプのみはこれからのわずかな偏差を、図
示されている選択論理回路の範囲内で示してお
り、しかしこれらの選択論理回路は第１図から推
察可能である。

詳細には、ステツプST_i+2n-1の第１の半加算器
１″は１つの入力側ノア回路３３から成り、その
入力単は加算すべきビツトA_i+2n-1およびB_i+2n-1
を与えられている。その出力端は第２のノア回路
３４の第１の入力端と接続されており、このノア
回路の出力端が半加算器の出力端２″をなしてい
る。ノア回路３４の第２の入力端はアンド回路３
５の出力端と接続されており、その入力端はノア
回路３３の入力端に並列に接続されている。さら
に、１つのアンド回路３６が設けられており、そ
の入力端はノア回路３３の入力端に同じく並列に
接続されており、またその出力端はけた上げ出力
端８″を形成している。第２の半加算器３″は１つ
のオア回路３７を設けられており、その入力端は
第１の半加算器１″の出力端２″とステツプ
ST_i+n-2の選択論理回路１５″の出力端１７″とに
接続されており、またその出力端は１つのナンド
回路３８の第１の入力端に接続されている。ナン
ド回路３８の第２の入力端は１つのナンド回路３
９の出力端と接続されており、その入力端はオア
回路３７の入力端に並列に接続されている。ナン
ド回路３８の出力端はステツプST_i+2n-1の和出力
端である。

けた上げ論理回路１１は１つのノア回路４０か
ら成つており、その第１の入力端は出力端８″と
接続されており、またその第２の入力端は１つの
アンド回路４１の出力端と接続されており、アン
ド回路４１の２つの入力端はそれぞれ出力端２″
と導線６″とに接続されている。その際に導線
６″はステツプST_i+2n-2およびST_i+2n-1の群Ｇ２
の第１のけた上げ経路内に位置するけた上げ論理
回路を接続している。ノア回路４０の出力端は回
路１１の出力端１２を形成している。相応の構成
をけた上げ論理回路１３も有し、その際に導線
６″の代わりに導線７″がステツプST_i+2n-2および
ST_i+2n-1の群Ｇ２の第２のけた上げ経路内に位置
するけた上げ論理回路を接続しており、また出力
端１２の代わりに出力端１４がけた上げ論理回路
の出力端を形成している。

選択論理回路１５″は１つのノア回路４２から
成つており、その第１の入力端は１つのアンド回
路４３の出力端と接続されており、アンド回路４
３の両入力端はそれぞれ制御線１６および導線
７″と接続されている。ノア回路４２の第２の入
力端は導線６″と接続されており、他方その出力
端は回路１５″の出力端１７″を形成している。

第３図により説明された回路部分のうち第１図
中に含まれている回路部分は第１図中と同一の参
照符号を付されている。

以上に説明した演算ユニツトは、すべてのビツ
トB_iが反転されて与えられ、また最下位ステツプ
に与えられるけた上げE_iまたはC_eioが“１”から
成ることによつて、“２の補数”表示内に存在す
る２進数Ａ、Ｂの減算ＡマイナスＢのためにも利
用され得る。加算器／減算器の切換が望まれれ
ば、ビツトB_iが排他的オア回路X₀ないしX_i+2n-1
の第１の入力端に与えられ、その第２の入力端に
はそれぞれ信号“０”（加算用）または“１”（減
算用）が与えられる。その際にX₀ないしX_i+2n-1
の出力は第１の半加算器のＢ用の入力端たとえば
１，２７または２７′に与えられている。その際
に排他的オア回路は第３図中のブロツク３″に相
応して構成されていてよい。

【図面の簡単な説明】

第１図は本発明により構成された１つのマルチ
ステツプの演算ユニツトのブロツク回路図、第２
図は第１図中に示されているステツプの前に接続
される別の数のステツプのブロツク回路図、第３
図は第１図による１つのステツプを実現する回路
の回路図である。１，３……半加算器、４，５，１１，１３……
けた上げ論理回路、１５〜１８……選択論理回
路、２１〜２４……けた上げ論理回路、２７，２
９……半加算器、３１，３２……けた上げ論理回
路、３３，３４……ノア回路、３５，３６……ア
ンド回路、３７……オア回路、３８，３９……ナ
ンド回路、４０，４２……ノア回路、４３……ア
ンド回路。

Claims

【特許請求の範囲】１加算器としてまとめられている２つの半加算
器と、これらの半加算器のけた上げからそれぞれ
隣接する上位ステツプに与えるべきけた上げを形
成する１つのけた上げ論理回路とをそれぞれ有す
る複数個のステツプから成るデイジタル演算ユニ
ツトにおいて、前記複数個のステツプが少なくと
も２つの群Ｇ１，Ｇ２に分割されており、少なく
とも１つの群Ｇ２のなかに、その群のすべてのス
テツプにわたつて延びておりまた各ステツプ内に
それぞれ１つのけた上げ論理回路４，５，１１，
１３を含んでいる２つの別々のけた上げ経路が設
けられており、それらのうち第１のけた上げ経路
４…１１はその群Ｇ２の最下位ステツプ
（ST_i+n）に与えられた１つの所定のけた上げ
“０”を顧慮するように構成されており、他方第
２のけた上げ経路５…１３は相応の１つの所定の
けた上げ“１”を顧慮するように構成されてお
り、各ステツプの両けた上げ論理回路４，５が１
つの対応づけられている選択論理回路１５を介し
て、それぞれ隣接する上位ステツプ（ST_i+n+1）
の一方の半加算器３と接続されており、また１つ
の群Ｇ２のなかでこれらの対応づけられている選
択論理回路１５…１８のすべてが１つの共通の選
択線１６を介して駆動され得ること、１つの群に
対応づけられているすべての選択論理回路１５…
１８が第１の切換状態では第１のけた上げ経路の
けた上げ論理回路４…１１のみをそれぞれ隣接す
る上位ステツプの半加算器と接続し、また第２の
切換状態では第２のけた上げ経路のけた上げ論理
回路５…１３のみを前記半加算器と接続し、その
際に第１の切換状態はその群Ｇ２の最下位ステツ
プ（ST_i+n）へのけた上げ“０”の供給の際に、
また第２の切換状態はけた上げ“１”の供給の際
に存在することを特徴とするデイジタル演算ユニ
ツト。２第１および第２のけた上げ経路のなかに配置
されているけた上げ論理回路が、隣接する上位ス
テツプに当該けた上げ経路を介して与えるべきそ
れぞれ１つのけた上げを形成し、その際に第１ま
たは第２のけた上げ経路内に位置するけた上げ論
理回路の各々が、それに隣接する下位ステツプか
ら第１または第２のけた上げ経路を介して与えら
れたけた上げに関係して、けた上げを形成するこ
とを特徴とする特許請求の範囲第１項記載のデイ
ジタル演算ユニツト。３１つのステツプ（ST_i+2n-1）内に設けられて
いる両けた上げ論理回路１１，１３が１つの入力
端を介して互いに並列に接続されており、また一
方の半加算器１″のけた上げおよび和出力端８″，
２″とそれぞれ接続されており、またそれらが他
の入力端を介して所属の群Ｇ２の両けた上げ経路
６″，７″と個々の対応づけで接続されていること
を特徴とする特許請求の範囲第１項または第２項
記載のデイジタル演算ユニツト。４１つの群Ｇ２の共通の選択線１６がこの群の
最下位ステツプ（ST_i+n）の一方の半加算器３の
けた上げ用の入力端と接続されていることを特徴
とする特許請求の範囲第１項ないし第３項のいず
れかに記載のデイジタル演算ユニツト。５選択論理回路１５″が１つのアンド回路４３
およびその出力側の１つのノア回路４２を含んで
おり、前記アンド回路４３は一方の入力端で選択
線１６と、他方の入力端で第２のけた上げ経路
７″と接続されており、また前記ノア回路４２は
一方の入力端で第１のけた上げ経路６″と、他方
の入力端で前記アンド回路４３の出力端と接続さ
れていることを特徴とする特許請求の範囲第１項
記載のデイジタル演算ユニツト。６上位のステツプから成つている少なくとも１
つの群が、下位のステツプから成つている１つま
たはそれ以上の群よりも多数のステツプを有する
ことを特徴とする特許請求の範囲第１項ないし第
５項のいずれかに記載のデイジタル演算ユニツ
ト。７ “２の補数”表示内に存在する２つの２進数
Ａ、ＢのＡマイナスＢの減算の実行のためにビツ
トA_iが個々のステツプ（ST_i）の第１の半加算器
の第１の入力端に与えられ、またビツトB_iが第１
の半加算器の第２の入力端に反転して与えられ、
その際に最下位ステツプは入力側のけた上げ
“１”を与えられていることを特徴とする特許請
求の範囲第１項ないし第６項のいずれかに記載の
デイジタル演算ユニツト。８個々のステツプ（ST_i）の第１の半加算器の
一方の入力端の前にそれぞれ１つの排他的オア回
路が接続されており、その際に排他的オア回路の
第１の入力端はそれぞれ一方の２進数Ｂのビツト
を与えられており、第１の半加算器の他方の入力
端は第２の２進数Ａのビツトと接続されており、
また排他的オアゲートの第２の入力端はＡおよび
Ｂの加算の実行のために“０”と、またＡマイナ
スＢの減算の実行のために“１”と接続されてい
ることを特徴とする特許請求の範囲第１項ないし
第６項のいずれかに記載のデイジタル演算ユニツ
ト。