JPS5892036A - 加算回路 - Google Patents
加算回路Info
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- JPS5892036A JPS5892036A JP56190122A JP19012281A JPS5892036A JP S5892036 A JPS5892036 A JP S5892036A JP 56190122 A JP56190122 A JP 56190122A JP 19012281 A JP19012281 A JP 19012281A JP S5892036 A JPS5892036 A JP S5892036A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、例えばコンビ、−夕の中央魁理装置の演算等
に適用される加算回路に関する。
に適用される加算回路に関する。
一般に並列データの算術演算婢において、桁上げ信号の
伝書時間が加算回路全体の演算時間を決めている丸めに
−１高速桁上げの目的でキャリール、クアヘ、ド（以下
ＣＬムと略す）回路方式が用いられることが多い、しか
し、従来のＣＬＡ方式の桁上げ回路には多くの回路素子
を必要とし、また規則性に乏しい丸め、例えばＭＯｓト
ランジスタを用い九回路のパターン設計等にも多大な労
力を賛するという欠点があった。
伝書時間が加算回路全体の演算時間を決めている丸めに
−１高速桁上げの目的でキャリール、クアヘ、ド（以下
ＣＬムと略す）回路方式が用いられることが多い、しか
し、従来のＣＬＡ方式の桁上げ回路には多くの回路素子
を必要とし、また規則性に乏しい丸め、例えばＭＯｓト
ランジスタを用い九回路のパターン設計等にも多大な労
力を賛するという欠点があった。
ま九、別の従来例として九とえば１６ビツトの桁上げ加
算回路をｊＩ１図に示す６図において、ＡＩｌ 〜Ａｅ
Ｊｌｌ 〜Ｂ＠は入力データ、８１１−８＠は出力ｒ
−タ、Ｓムは４ビｙ）の加算回路、ＣＢは桁上げ選択回
路、ｃｉ、ｃｌはそれぞれ量ビット目の桁上げ出力のう
ち加算回路８ムへの桁上げ入力が”ｏ’ｒｊｊＩ定の場
合と′″１′１′固定を示している。この方式の場合、
加算出力８１．％ｇ・を求める丸めのマルチブレフサの
制御信号入力の回路構廣選択回路Ｃ８の部分）は、取シ
扱うビ、ト数が増大するに従い増々複雑化して回路設計
及びパターン設計が困難となｐｌまたＭＯ８回路の場合
、桁上げ人力ｃ？ 、 ｃ ｉの７ア／アウトが着しく
増大する丸め、高速化の点でも大きな制約があるという
欠点がある。
算回路をｊＩ１図に示す６図において、ＡＩｌ 〜Ａｅ
Ｊｌｌ 〜Ｂ＠は入力データ、８１１−８＠は出力ｒ
−タ、Ｓムは４ビｙ）の加算回路、ＣＢは桁上げ選択回
路、ｃｉ、ｃｌはそれぞれ量ビット目の桁上げ出力のう
ち加算回路８ムへの桁上げ入力が”ｏ’ｒｊｊＩ定の場
合と′″１′１′固定を示している。この方式の場合、
加算出力８１．％ｇ・を求める丸めのマルチブレフサの
制御信号入力の回路構廣選択回路Ｃ８の部分）は、取シ
扱うビ、ト数が増大するに従い増々複雑化して回路設計
及びパターン設計が困難となｐｌまたＭＯ８回路の場合
、桁上げ人力ｃ？ 、 ｃ ｉの７ア／アウトが着しく
増大する丸め、高速化の点でも大きな制約があるという
欠点がある。
本発明は上記の事情に鏝みてなされたもので、Ｍ０８ト
ランゾスタを用いた桁上げ回路を含むＣＡＬ加算回路と
、ＭＯｌｌ ）ランスファｒ−）を用いて上記加算回路
からの加算結果出力と桁上げ信号出力とを下位桁からの
桁上げ信号にてｒ−ト選択する選択回路とを規則的に組
み合わせ九回路構成とするととによって、回路の簡略化
と回路設計を害鳥とし、桁上は速度の高速化を図９得る
鳥速桁上は回路を備え九加算回絡を提供することを目的
とする。
ランゾスタを用いた桁上げ回路を含むＣＡＬ加算回路と
、ＭＯｌｌ ）ランスファｒ−）を用いて上記加算回路
からの加算結果出力と桁上げ信号出力とを下位桁からの
桁上げ信号にてｒ−ト選択する選択回路とを規則的に組
み合わせ九回路構成とするととによって、回路の簡略化
と回路設計を害鳥とし、桁上は速度の高速化を図９得る
鳥速桁上は回路を備え九加算回絡を提供することを目的
とする。
以下、図面な参照して本発明の一実施例を説明する。
第２図において、１〜ｊはそれぞれ任意変数であるＣビ
、トの並列データに対する部分桁上げ回路を含む加算回
路プロ、り（桁上げ回路）である、すなわち、１は入力
データＡＩと入力ｒ−タＢ１とを加算して第１位桁の出
力データＢ１を得、その時の桁上げ出力信号Ｃ１を得る
第１位桁の加算回路１口２りであり、Ｘ、Ｓは入力デー
タム２と入力データＢ２とをそれぞれ加算する第２位桁
の加算回路ブロックであシ、４゜５は入力データＡ３と
入力データＢ３とをそれぞれ加算する第３位桁の加算回
路プロ、りである、なお、桁上げ信号の伝搬方向は図に
おいて右から左とし、加算回路プロ、り２．４の桁上げ
入力信号としてそれぞれデータ″″０＃を固定し、加算
回路プロ、りＳ、Ｓの桁上げ入力信号としてそれぞれデ
ータ″″１″を固定している。さらに、最下位の加算回
路プロ、り１の桁上げ入力信号はデータ″″０”として
いるが、下位からの桁上げ入力が必要な場合はその桁上
げ入力信号を入力するものとする。
、トの並列データに対する部分桁上げ回路を含む加算回
路プロ、り（桁上げ回路）である、すなわち、１は入力
データＡＩと入力ｒ−タＢ１とを加算して第１位桁の出
力データＢ１を得、その時の桁上げ出力信号Ｃ１を得る
第１位桁の加算回路１口２りであり、Ｘ、Ｓは入力デー
タム２と入力データＢ２とをそれぞれ加算する第２位桁
の加算回路ブロックであシ、４゜５は入力データＡ３と
入力データＢ３とをそれぞれ加算する第３位桁の加算回
路プロ、りである、なお、桁上げ信号の伝搬方向は図に
おいて右から左とし、加算回路プロ、り２．４の桁上げ
入力信号としてそれぞれデータ″″０＃を固定し、加算
回路プロ、りＳ、Ｓの桁上げ入力信号としてそれぞれデ
ータ″″１″を固定している。さらに、最下位の加算回
路プロ、り１の桁上げ入力信号はデータ″″０”として
いるが、下位からの桁上げ入力が必要な場合はその桁上
げ入力信号を入力するものとする。
ｔ ｆｔ 、ｇ ”’ ｔｔはそれぞれＭ０８トランス
ファｒ−トを用いて構成され、加算結果及び桁上げ出力
を選択出力する選択回路を示しておシ、各選択回路−〜
ｔはそれぞれ対応する加算回路ブロック２〜ｊの加算出
力および桁上げ出力をデータ入力としている。そして、
選択回路６で選択された加算出力と選択回路１で選択さ
れた加算出力とはワイアードオア接続されて第２位桁の
出力データＳ２となシ、選択回１６Ｂで選択されデ 九加算出力と選択回路Ｉで選択された加算出力とはワイ
アードオア接続されて第３位桁の出力ｒ−タＳ３となる
。なお、上記選択回路７の選択制御信号として下位桁の
回路！口、り１からの桁上げ出力信号Ｃ１を用い、選択
回路Ｉの選択制御信号としてインバーター、にて反転し
た桁上げ出力信号口を用いている。また、選択回路−１
１で選択された加算回路！口、りＺ、Ｓからの桁上げ出
力Ｃ１ｇ ｒ ＣＪＩはワイアードオア接続され、この
信号を選択回路９の選択制御信号として用いると共に、
インバーター、によシ反転して選択回路１の選択制御信
号として用いている。
ファｒ−トを用いて構成され、加算結果及び桁上げ出力
を選択出力する選択回路を示しておシ、各選択回路−〜
ｔはそれぞれ対応する加算回路ブロック２〜ｊの加算出
力および桁上げ出力をデータ入力としている。そして、
選択回路６で選択された加算出力と選択回路１で選択さ
れた加算出力とはワイアードオア接続されて第２位桁の
出力データＳ２となシ、選択回１６Ｂで選択されデ 九加算出力と選択回路Ｉで選択された加算出力とはワイ
アードオア接続されて第３位桁の出力ｒ−タＳ３となる
。なお、上記選択回路７の選択制御信号として下位桁の
回路！口、り１からの桁上げ出力信号Ｃ１を用い、選択
回路Ｉの選択制御信号としてインバーター、にて反転し
た桁上げ出力信号口を用いている。また、選択回路−１
１で選択された加算回路！口、りＺ、Ｓからの桁上げ出
力Ｃ１ｇ ｒ ＣＪＩはワイアードオア接続され、この
信号を選択回路９の選択制御信号として用いると共に、
インバーター、によシ反転して選択回路１の選択制御信
号として用いている。
そして、選択回路ａ、ｔｔで選択された加算回路４゜１
からの桁上げ出力がワイアードオア接続されて最終的な
桁上げ出力データＣＪとなりている。
からの桁上げ出力がワイアードオア接続されて最終的な
桁上げ出力データＣＪとなりている。
ｉ九、桁上げ回路１と加算回路ブロック１〜５は同−論
理回路にて構成されている。
理回路にて構成されている。
次に、上記の様に構成された加算回路の動作を説明する
。今、例えば桁上げ回路プロ、り１からの桁上げ出力信
号Ｃ１が＠１”の時は、選択回路ＦＯＣ＋１個のトラン
ス７ｙｌ’ ）ｔオン状態にし、選択回路６のＣ＋１
１１のトランスファｒ−）をオフ状１１にする。その結
果加算回路！四、りｊ、Ｊの第２位桁の出力Ｓ２として
加算回路ブロック３の加算出力が得られ、桁上げ出力と
して加算回路プロ、り３の桁上げ出力ＣＪ、が得られる
。したがって、加算回路ブロック４．５に関しては、こ
のとき選択回路Ｃの出力は高インピーダンス状態である
から、選択間＠ＩＩ。
。今、例えば桁上げ回路プロ、り１からの桁上げ出力信
号Ｃ１が＠１”の時は、選択回路ＦＯＣ＋１個のトラン
ス７ｙｌ’ ）ｔオン状態にし、選択回路６のＣ＋１
１１のトランスファｒ−）をオフ状１１にする。その結
果加算回路！四、りｊ、Ｊの第２位桁の出力Ｓ２として
加算回路ブロック３の加算出力が得られ、桁上げ出力と
して加算回路プロ、り３の桁上げ出力ＣＪ、が得られる
。したがって、加算回路ブロック４．５に関しては、こ
のとき選択回路Ｃの出力は高インピーダンス状態である
から、選択間＠ＩＩ。
−の制御信号としては桁上げ出力Ｃｊｌが有効と即ち選
択回路１ま九はｔの出力が出力データＢ３および桁上げ
出力Ｃ３となる。
択回路１ま九はｔの出力が出力データＢ３および桁上げ
出力Ｃ３となる。
上記加算回路によれば、並列データ処理を行なりている
ので、加算回路プロ、り１の加算を行なって會ビットの
出力データあるいは桁上げ出力ＣＩが伝搬する時間と殆
んど同時に加算回路プロ、り２〜５の加算も終了してし
まう、従って、加算回路ブロック１の桁上げ出力Ｃ１が
定まる時間と加算回路デー、り７１九はＪｌおよび４ｔ
たは−の加算結果のどちらを選択するかを決定する下位
桁からの桁上げ出力信号の伝搬時間とにより最終的な桁
上げ出力ＣＪが送出されるまでの回路伝搬時間が決定さ
れることになる。さらに、上記選択回路ｃ〜りはトラン
スファｒ−）を用いて少ない素子数で構成でき、高速化
が図れると共に回路ノｐ、り１〜ｔｔｄ全く同一な論Ｎ
回路の使用が可能である九め、Ｌｉ１Ｉ等のノ４ターン
設計においても同一パターンを用いることにより、回路
設計が簡略化できるという利点を有する。
ので、加算回路プロ、り１の加算を行なって會ビットの
出力データあるいは桁上げ出力ＣＩが伝搬する時間と殆
んど同時に加算回路プロ、り２〜５の加算も終了してし
まう、従って、加算回路ブロック１の桁上げ出力Ｃ１が
定まる時間と加算回路デー、り７１九はＪｌおよび４ｔ
たは−の加算結果のどちらを選択するかを決定する下位
桁からの桁上げ出力信号の伝搬時間とにより最終的な桁
上げ出力ＣＪが送出されるまでの回路伝搬時間が決定さ
れることになる。さらに、上記選択回路ｃ〜りはトラン
スファｒ−）を用いて少ない素子数で構成でき、高速化
が図れると共に回路ノｐ、り１〜ｔｔｄ全く同一な論Ｎ
回路の使用が可能である九め、Ｌｉ１Ｉ等のノ４ターン
設計においても同一パターンを用いることにより、回路
設計が簡略化できるという利点を有する。
上記実施例では、回路プロ、り１〜Ｉを同−輪１１回路
として取シ扱りて説明しているが、これは回路プロ、り
Ｊ、Ｊ及び回路プロ、り４ｅｌとがそれぞれ同一ビット
数のデータを取り扱えば、回路プロ、り２，１と回路プ
薗、り４劃と回路ブ關、り１との間で別々のピット数の
データを扱うようにしてもよい、ま九、本囲路は回路２
−２り４．Ｊの上位桁貴へ同様な回路ツー、りを拡張で
きることは勿論である。ま九、前記加算回路プロ、り１
〜５は、単純なり、！ルキャリー回路、ＣＬＡ加算回路
、ＲＯＭ（リードオンリーメモリ）等で構成可能である
が、−異体例としてたとえば４ピ、トのＣＬム加算回路
を用い九公知の桁上げ回路例を第３図に示す０図におい
て、ｃｏは下位からの桁上げ入力、Ａ・〜ム１．Ｂ・〜
ｈは４ビツトの入力データ、８１〜Ｓ４は出力データ、
Ｃ４は桁上げ出力を示している。この論理回路をＭＯＩ
９素子で構成し九場合、ノア回路及びインノ４−夕の段
数を数えると、桁上げ人力Ｃ・から桁上げ出力Ｃａｔで
の伝搬段数は「２」となっている。
として取シ扱りて説明しているが、これは回路プロ、り
Ｊ、Ｊ及び回路プロ、り４ｅｌとがそれぞれ同一ビット
数のデータを取り扱えば、回路プロ、り２，１と回路プ
薗、り４劃と回路ブ關、り１との間で別々のピット数の
データを扱うようにしてもよい、ま九、本囲路は回路２
−２り４．Ｊの上位桁貴へ同様な回路ツー、りを拡張で
きることは勿論である。ま九、前記加算回路プロ、り１
〜５は、単純なり、！ルキャリー回路、ＣＬＡ加算回路
、ＲＯＭ（リードオンリーメモリ）等で構成可能である
が、−異体例としてたとえば４ピ、トのＣＬム加算回路
を用い九公知の桁上げ回路例を第３図に示す０図におい
て、ｃｏは下位からの桁上げ入力、Ａ・〜ム１．Ｂ・〜
ｈは４ビツトの入力データ、８１〜Ｓ４は出力データ、
Ｃ４は桁上げ出力を示している。この論理回路をＭＯＩ
９素子で構成し九場合、ノア回路及びインノ４−夕の段
数を数えると、桁上げ人力Ｃ・から桁上げ出力Ｃａｔで
の伝搬段数は「２」となっている。
を九、第２図の選択回路６．１のＭＯＳ ）ツンス７ア
ｒ−）をＰ皺の導電チャンネルで構成すれば、インバー
タ１１．Ｉ、が不要となシ、選択回路６．１及び１．９
はそれぞれ１本の選択制御信号で構成できる。
ｒ−）をＰ皺の導電チャンネルで構成すれば、インバー
タ１１．Ｉ、が不要となシ、選択回路６．１及び１．９
はそれぞれ１本の選択制御信号で構成できる。
次に、一般的な桁上げ回路としてＣビ、トデ□−夕のＣ
Ｌム加算回路をｌＩ数側用い丸場金の回路の最適化につ
いて考察する。求める桁上げ回路の全ビット数を１とす
ゐ、ｔた、１選択回路（Ｃ〜９）あたシの最大段数はト
２ンスファｒ−トとインバータとの２Ｒである。Ｃビ、
トのビット数 ＣＬム加算回路の効率を、 （−−）とおく段数 と、部分ＣＬム加算回路における蝦大桁上げ段数は２で
表わされる。前記第２図の桁上げ回路構成を基本とした
この発明によるａピ、トの桁上げ回路の場合、１ビツト
の最大桁上げ段数、つｔＣ最上位桁上げ信号が求まるた
めに必責な最大段数は−×２十−で表わされる。この最
大桁上＃ ｍ げ段数の最小値は＠Ｗ４；の時であり、最小値は２７／
７エとなる０例えばａ−３２ピ、ト、ｍ工１Ｏ場合、桁
上げプロ、りのビット数Ｃは Ｃ＝ＶＹ７３２ヌ］−８
につくるのが蛾適であり、その場合の最大桁上げ段数は
「１６」となる、このように、桁上げ加算回路の全ビッ
ト数１及び桁上げ回路ｆａｙりのビット数に対する最大
桁上げ段数の比（七）を指定するととＫより、桁上げ回
路プロ、夕の最適ビット数が定められる。
Ｌム加算回路をｌＩ数側用い丸場金の回路の最適化につ
いて考察する。求める桁上げ回路の全ビット数を１とす
ゐ、ｔた、１選択回路（Ｃ〜９）あたシの最大段数はト
２ンスファｒ−トとインバータとの２Ｒである。Ｃビ、
トのビット数 ＣＬム加算回路の効率を、 （−−）とおく段数 と、部分ＣＬム加算回路における蝦大桁上げ段数は２で
表わされる。前記第２図の桁上げ回路構成を基本とした
この発明によるａピ、トの桁上げ回路の場合、１ビツト
の最大桁上げ段数、つｔＣ最上位桁上げ信号が求まるた
めに必責な最大段数は−×２十−で表わされる。この最
大桁上＃ ｍ げ段数の最小値は＠Ｗ４；の時であり、最小値は２７／
７エとなる０例えばａ−３２ピ、ト、ｍ工１Ｏ場合、桁
上げプロ、りのビット数Ｃは Ｃ＝ＶＹ７３２ヌ］−８
につくるのが蛾適であり、その場合の最大桁上げ段数は
「１６」となる、このように、桁上げ加算回路の全ビッ
ト数１及び桁上げ回路ｆａｙりのビット数に対する最大
桁上げ段数の比（七）を指定するととＫより、桁上げ回
路プロ、夕の最適ビット数が定められる。
本発明に係る桁上げ回路を更に詳しく検討すると、ａビ
、トの回路の場合の最大桁上げ段数の最小値は前述した
通＃）２７７１戸であるが、単にＣＬＡ回路プロ、りを
並列に並ぺ九従来の桁上げ回路においてはその最大桁上
げ段数は−となる。
、トの回路の場合の最大桁上げ段数の最小値は前述した
通＃）２７７１戸であるが、単にＣＬＡ回路プロ、りを
並列に並ぺ九従来の桁上げ回路においてはその最大桁上
げ段数は−となる。
履
り、７′ルキヤリ一回路の場合、１ピ、ト当りの桁上げ
段数は「２」であるから１ｌｌｆｆｉ−となる。
段数は「２」であるから１ｌｌｆｆｉ−となる。
この場合、＠）ｇＨｘ４ておるから、５ビ、トリ上の桁
上げ回路において本発明回路が従来回路よシ高速化が可
能となる。ま九、第３図のＣＬム回路を用いる場合には
ｍｘｌであるから、１７ピ、トリ上の桁上げ回路におい
て本発明回路が従来回路より高速化が図れる。
上げ回路において本発明回路が従来回路よシ高速化が可
能となる。ま九、第３図のＣＬム回路を用いる場合には
ｍｘｌであるから、１７ピ、トリ上の桁上げ回路におい
て本発明回路が従来回路より高速化が図れる。
なお、本発明の応用例として、ＭＯ８）う／ゾスタを用
いて桁上げ回路の高速最適化を行なって設計する場合は
、より厳密にはファンインあるいはファンアウトを考慮
し、浮遊容量のおおよその値を見積シ、桁上げ伝搬が最
小時間となるようにデータのビｙ）＠＠を決定し、鵬と
−によシ定まる桁上げプロ、りのＣＬＡ加算回路を設計
し、選択回路と組合せ、本発明の回路構成を適用するこ
とＫよ）高速桁上げ付き加算回路が実現できる。
いて桁上げ回路の高速最適化を行なって設計する場合は
、より厳密にはファンインあるいはファンアウトを考慮
し、浮遊容量のおおよその値を見積シ、桁上げ伝搬が最
小時間となるようにデータのビｙ）＠＠を決定し、鵬と
−によシ定まる桁上げプロ、りのＣＬＡ加算回路を設計
し、選択回路と組合せ、本発明の回路構成を適用するこ
とＫよ）高速桁上げ付き加算回路が実現できる。
上述したように、本発明の回路構成を適用すれば、簡単
な構成で効果的な高速桁上げ回路を備え圧加算回路を実
現でき、その高速化の効果はデータの並列ビット数が大
きいほど大きくなる。
な構成で効果的な高速桁上げ回路を備え圧加算回路を実
現でき、その高速化の効果はデータの並列ビット数が大
きいほど大きくなる。
以上説明し九ように本発明によれば、Ｍ０８トランジス
タを用い九桁上げ回路を含むＣＬム加算回路とｋｍ ）
ツンファｒ−）を用いた選択回路とをＭＡＭｌｌ的に組
み合せた回路構成としているので、回路の簡略化と回路
設計な容易とし、桁上げ遮ｋｏＡ速化を図り得る高速桁
上げ回路を備え圧加算回路を提供できる。
タを用い九桁上げ回路を含むＣＬム加算回路とｋｍ ）
ツンファｒ−）を用いた選択回路とをＭＡＭｌｌ的に組
み合せた回路構成としているので、回路の簡略化と回路
設計な容易とし、桁上げ遮ｋｏＡ速化を図り得る高速桁
上げ回路を備え圧加算回路を提供できる。
ｌＩ４１図は従来の桁上げ加算囲路の回路構成図、第２
図は本発明の一実施例に係る桁上げ加算回路の回路構成
図、第ａｍは公知の４ピ、 ） ＣＬム回路の構成図で
ある。 １〜５・・・部分桁上げ回路を含む加算回路プロ、り、
６〜り・・・選択回路、Ａ１〜ム３，８１〜Ｂ１・・・
入力データ、８１〜Ｓ３・・・出力ｒ−り、ＣＪ。 ＣＪＩ、Ｃ７畠、ＣＪ・・・桁上げ信号。
図は本発明の一実施例に係る桁上げ加算回路の回路構成
図、第ａｍは公知の４ピ、 ） ＣＬム回路の構成図で
ある。 １〜５・・・部分桁上げ回路を含む加算回路プロ、り、
６〜り・・・選択回路、Ａ１〜ム３，８１〜Ｂ１・・・
入力データ、８１〜Ｓ３・・・出力ｒ−り、ＣＪ。 ＣＪＩ、Ｃ７畠、ＣＪ・・・桁上げ信号。
Claims (4)
- （１）２個の並列入力データおよび下位桁からの桁上は
入力を加算して並列出力データと上位桁への桁上げ信号
を得、上記桁上げ入力がない場合には桁上げ入力が＠Ｏ
ｍに固定される最下位桁の第１加算回路ｆａ、りと、並
列入力データを加算して並列出力データと上位桁への桁
上げ信号を得、下位桁からの桁上げ入力を１０１に固定
し九並列に所定桁配設されてなる第２加算回路プ關、り
と、この第２加算回路プロ、りと対となるように配設さ
れ、下位桁からの桁上げ入力を“１”Ｋｍ定した第３加
算回路デー。 りと、前記１１に２加算回路プロ、りに対応して設けら
れ、このｆＯ２りの加算結果と上位桁への桁上げ信号を
下位桁からの桁上げ信号を用いて選択制御する第１の選
択回路と、前記第３加算回路プロ、夕に対応して設けら
れ、このプロ。 りの加算結果と上位桁への桁上げ信号を下位桁からの桁
上げ信号を用いて選択制御し、前記第１選択回路と出力
ビツト毎にオア処還される第２の選択回路とを具備し、
前記対となる第２゜第３加算回路プロ、りに同一の並列
データを入力し、下位桁から桁上げ信号を用いて前記第
１゜第２選択回路を選択的に動作させ、加算結果データ
と上位桁への桁上げ信号を得るようにしてなる多ビ、ト
高速桁上げを実行する加算回路。 - （２）前記第１及び第２選択回路は上記第２゜第３加算
回路プロ、りのビット出力毎に対応して配設され、下位
桁からの桁上げ信号を選択制御信号とするＭＯ８）ラン
ス７了ｒ−）にて構成されることをＩｆＩＩ徴とする特
許請求の範囲第１項記載の加算回路。 - （３）前記第１選択回路と第２選択回路とは互いに補と
なる導電チャンネルのＭＯ８） ？ンス７□ アｙ−）
にて構成し、第１選択回路と第２選択回路を下位桁から
の同一の桁上げ信号にて制御できるようにし九ことを特
徴とする特許請求の範囲第１項及び第２項のいずれかに
記載の加算回路。 - （４） 前記第１．第２．第３加算回路デー、りは、
加算回路の全ピット幅を１とし、上記加算回路プ費、り
のビア１幅Ｃと最大桁上げ段数との比を−とすると、上
記加算回路プロ、夕のビ、ト幅［株］をンｉ；に近い整
数とし、最大桁上げ段数−＋２−を鍛小とするようにＩ
設定したヤヤリーｍ Ｃ ルックアヘッド回路を用いて構成されることを特徴とす
る特許請求の範囲第１項記載の加算回路・
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190122A JPS5892036A (ja) | 1981-11-27 | 1981-11-27 | 加算回路 |
| EP82108114A EP0081632A3 (en) | 1981-11-27 | 1982-09-02 | Adder circuit |
| US06/414,833 US4573137A (en) | 1981-11-27 | 1982-09-03 | Adder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190122A JPS5892036A (ja) | 1981-11-27 | 1981-11-27 | 加算回路 |
Publications (1)
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|---|---|
| JPS5892036A true JPS5892036A (ja) | 1983-06-01 |
Family
ID=16252753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190122A Pending JPS5892036A (ja) | 1981-11-27 | 1981-11-27 | 加算回路 |
Country Status (3)
| Country | Link |
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| JP (1) | JPS5892036A (ja) |
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- 1982-09-03 US US06/414,833 patent/US4573137A/en not_active Expired - Lifetime
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Also Published As
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