JPH0460831A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 主記憶アクセスを、主記憶装置とレジスタファイル間で
行い、すべての演算をレジスタファイル間で行うように
構成したデータ処理装置、例えば、命令縮小型データ処
理装置において、バイト並びの異なるデータを処理する
方式に関し、多バイト長データの上位バイトを主記憶の
下位アドレスのバイトデータと対応させる昇順（Ｂｉｇ
−Ｅｎｄｉａｎ）形式と、該多バイト長データの下位バ
イトを主記憶の下位バイトに対応させる降順（Ｌｉｔｔ
ｌｅＥｎｄｉａｎ）形式との画形式のバイト並びをサポ
ートしながら、主記憶アクセス時の負荷を避け、且つ、
画形式のバイト並びのデータを容易に扱えるデータ処理
装置を提供することを目的とし、該レジスタファイルに
置かれた多バイト長データのバイト並びを判別して、バ
イト並び指示信号■を出力する手段と、バイト単位に構
成した算術論理演算器（ＡＬＵ）に入力される桁上げ７
桁下げ信号を、上記バイト並び指示信号■によって、上
位。

又は、下位の演算器の出力する信号から選択する多バイ
ト長算術論理演算器（多バイト長ＡＬＵ）を持つように
構成する。又、上記多バイト長算術論理演算器（多バイ
ト長ＡＬ［ｌ）以外の演算器（シフタ等）に対して、上
記レジスタファイルと演算器間にバイト並び変換器（Ｍ
ＩＸ）をもつように構成する。又、上記多バイト長算術
論理演算器（多バイト長＾ＬＵ）以外の演算器（乗算器
等）に対して、２種類のバイト並びに対応する２種類の
演算器を有し、上記バイト並び指示信号のに基づいて、
該２種類の演算器の出力を選択する手段（セレクタ）を
有するように構成する。

〔産業上の利用分野〕

本発明は、主記憶アクセスを、主記憶装置とレジスタフ
ァイル間で行い、すべての演算をレジスタファイル間で
行うように構成したデータ処理装置、例えば、命令縮小
型データ処理装置において、バイト並びの異なるデータ
を処理する方式に関する。

従来から、バイトアドレス方式の計算機では、主記憶に
置かれる多バイト長のデータをアクセスするときに、そ
のデータの上位バイトを主記憶の下位アドレスのバイト
データと対応させる（Ｂｉｇ−Ｅｎｄｉａｎ）形式を用
いるものと、逆に多バイト長データの下位バイトを主記
憶の下位アドレスに対応させる（Ｌｉ　ｔｔｌｅＪｎｄ
ｉａｎ）形式を用いるものとがある。

過去の計算機では、このいずれか一方のみを扱っていた
が、異機種間でのデータ交換の機会が多い今日では、画
形式を扱う必要が生じている。このため、近年のプロセ
ッサにはこの画形式を扱う機能を備えたものがあるが、
その機能は十分ではなく、画形式の切り替えを簡単に行
えるようにすることが要求される。

〔従来の技術と発明が解決しようとする課題〕第２図は
従来のバイト並びを扱うデータ処理装置を説明する図で
あり、（ａｌ）　、　（ａ２）は異なるバイト並びの形
式を示し、（ｂ）は従来の２種のバイト並びに対する扱
い方式を示している。

前述のように、バイトアドレス方式の計算機においては
、（ａｌ）　、　（ａ２）図に示したように、主記憶に
置かれる多バイト長のデータをアクセスするときに、そ
のデータの上位バイトを主記憶の下位アドレスのバイト
データと対応させる（Ｂｉｇ−Ｅｎｄｉａｎ）（昇順）
形式を用いるもの（（ａｌ）図参照）と、逆に多バイト
長データの下位バイトを主記憶の下位アドレスに対応さ
せる（Ｌｉｔｔｌｅ−Ｉｎｄｉａｎ）　（降順）形式を
用いるもの（（ａ２）図参照）とがある。

＝６ 従来のプロセッサでは、上記の如き、画形式のバイト並
びを扱う、ために、第２図（ｂ）のように、レジスタフ
ァイル（以下、単に、レジスタという）２と主記憶装置
１との間、もしくは演算器３と主記憶装置１との間に、
バイト並び変換器６を備え、データ転送時に、バイト並
びの変換を行っていた。

然し、プロセッサの高速化に伴う主記憶装置１との速度
ギャップにより、データ転送時にバイト並びの変換を行
うことの負荷が無視できないものとなり、この変換処理
が、プロセッサの高速化を妨げる要因の一つになってい
る。

又、従来の装置では、データロード時に取り込むデータ
のバイト並びをあらかじめ知っておく必要があった。そ
のため、主記憶装置１中に異なるデータ並びが混在して
いる場合などでは、予め、いずれのデータ並びであるか
を示す情報を取り込んでからでなければ、該多バイト長
のデータのアクセスができないため、ソフトウェア上の
不都合があった。

該バイトデータの並びを指示する情報は、例えば、主記
憶上の一連のデータの先頭、或いは、最後等に置かれて
いることがある。

従って、主記憶上のこのような構成のデータをアクセス
して、多バイト長データをデータ並びを示す情報よりも
前、若しくは、同時にアクセスしなければならない場合
などにおいては、レジスタ２に取り込んだデータが、演
算器３の並びと異なる場合等があり、該取り込んだデー
タをプログラム手続きなどによって、改めて、ロード、
若しく、変換する必要があった。

本発明は上記従来の欠点に鑑み、上記の如き、Ｂｉｇ−
Ｅｎｄｉａｎ　（昇順）　、Ｌｉｔｔｌｅ４ｎｄｉａｎ
（降順）の画形式のバイト並びをサポートしつつ、主記
憶アクセス時の負荷を避け、且つ、画形式のバイト並び
を容易に扱えるデータ処理装置を提供することを目的と
するものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成したデータ処理装置に
よって解決される。

（１）主記憶アクセスを、主記憶装置とレジスタファイ
ル間で行い、すべての演算をレジスタファイル間で行う
ように構成した、所謂、命令縮小型のデータ処理装置で
あって、 該レジスタファイルに置かれた多バイト長データのバイ
ト並びを判別して、バイト並び指示信号■を出力する手
段と。

バイト単位に構成した算術論理演算器（ＡＬＵ）に入力
される桁上げ７桁下げ信号を、上記バイト並び指示信号
■によって、上位、又は、下位の演算器の出力する信号
から選択する多バイト長算術論理演算器（多バイト長Ａ
ＬＵ）を持つように構成する。

（２）上記のデータ処理装置において、上記多バイト長
算術論理演算器（多バイト長ＡＬＵ）以外の演算器、例
えば、シックに対して、上記レジスタファイルとシック
間にバイト並び変換器（ＭＵＸ）をもつように構成する
。

（３）上記のデータ処理装置において、上記多バイト長
算術論理演算器（多バイト長ＡＬＵ）以外の演算器、例
えば、乗算器に対して、２種類のバイト並びに対応する
２種類の乗算器１，２を有し、上記バイト並び指示信号
■に基づいて、該２種類の乗算器１．又は、２の出力を
選択する手段（セレクタ）を設けるように構成する。

（４）上記の項１〜３のデータ処理装置において、上記
バイト並び指示信号■を生成するバイト並び情報を、該
データ処理装置の内部レジスタ、又は、演算命令コード
中に持つように構成する。

（５）上記の項１〜５のデータ処理装置において、上記
レジスタファイルに、上記演算命令では記述されない仲
介レジスタを設け、該仲介レジスタ間で、上記の項１〜
３に記載の演算を行うように構成する。

〔作用〕

即ち、本発明によれば、主記憶アクセスを、主記憶装置
とレジスタファイル間で行い、すべての演算をレジスタ
ファイル間で行うように構成したデータ処理装置、例え
ば、命令縮小型データ処理装置において、レジスタの出
力は、多バイト長算術論理演算器（多バイト長へＬＵ）
に対して、バイト並びを変えずに接続される。

該多バイト長算術論理演算器（多バイト長ＡＬＵ）は、
バイト単位の低レベルＡＬＵによって構成される。各低
レベルＡＬＵの出力するキャリー（桁上げ７桁下げ／シ
フトアウト）ビットは、隣接バイトの低レベルＡＬＵに
送られる。

該低レベルＡＬＵへの入力キャリーは、隣接バイトのキ
ャリーから、バイト並び指示信号■に従って、下位バイ
ト→上位バイト、或いは、上位バイト峠下位バイトに選
択された後に入力される。

これにより、数値として上位のバイトがレジスタ中の上
位側に格納されていても、下位側に格納されていても、
該バイト並びを意識することなく算術論理演算を行うこ
とが可能となる。

或いは、バイトの並びに対応した２種類の演算器、例え
ば、乗算器１．２を設けておき、該２つの乗算器１．又
は、２の結果から、バイト並び指示信号のに基づいて、
何れかを選択して出力するようにする。

又、レジスタファイルと演算器１例えば、シックとの間
に、バイト並び変換器（ＭＩＸ）を設けておき、上記バ
イト並び指示信号■に基づいて、バイト並びを変換した
後、該シフタでシフト動作を行わせ、その後、元のバイ
ト並びに変換してシフト結果を出力するように構成する
。

従って、本発明のデータ処理装置においては、主記憶装
置からレジスタへのデータ転送時に、データ並びの変換
を行わないため、主記憶アクセスの負荷が軽減される。

又、演算器へのデータロード時に、いずれのデータ並び
であるかを知る必要がないため、画形式が混在するデー
タの扱いが容易になる効果が得られる。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であり、（ａ）は
多バイト長算術論理演算器（多バイト長ＡＬＵ）の構成
例を示し、（ｂ）はシステム構成の例を示している。

本発明においては、バイト並びを意識することなく、レ
ジスタファイル２にデータを転送すると共に、演算器、
例えば、多バイト長算術論理演算器（多バイト長ＡＬＵ
）　３で算術論理演算を行う際、該多バイト長算術論理
演算器（多バイト長ＡＬＵ）３をバイト単位の低レベル
の算術論理演算器（ＡＬｔｌ）３０で構成しておき、バ
イト並びを指示する信号■によって、例えば、各バイト
単位の低レベルの算術論理演算器（＾ＬＵ）　３０から
のキャリー信号の伝播方向を制御するとか、バイト並び
に対応した演算器、例えば、乗算器を２種類設けておき
、該２つの乗算器１，２での演算結果を、該バイト並び
を指示する信号■で選択するとか、或いは、レジスタフ
ァイル２と演算器、例えば、シフタ５０の間に、バイト
並び変換器（ＭＩＸ）　５１．５２を設けておき、上記
バイト並び指示信号■によって、該シフタ５０への入出
力データのバイト並びを変換する手段が、本発明を実施
するのに必要な手段である。

尚、全図を通して同じ符号は同じ対象物を示している。

以下、第１図によって、本発明のデータ処理装置でのバ
イト並びの違いに対応したデータ処理方式を説明する。

第１図（ａ）は、本発明の多バイト長算術論理演算回路
の構成例であり、レジスタ、及び、データバスが４バイ
ト長のデータ処理装置での例を示している。

本図の例では、主記憶装置１とレジスタファイル２が直
接に接続されているが、該主記憶装置１とレジスタファ
イル２の間にキャッシュメモリを備えていてもよい。

本発明は、上記の如き、主記憶アクセスを、主記憶装置
ｌとレジスタファイル２間で行い、すべての演算をレジ
スタファイル２間で行うように構成したデータ処理装置
、例えば、命令縮小型データ処理装置に適用される。

先ず、（ｂ）図に示したように、主記憶装置ｌからレジ
スタファイル２へのデータロードにおいて、データのバ
イト並びによらず、アドレス指定されたバイトがレジス
タの上位バイト側になるようにロードする。

多バイト長算術論理演算器３は、（ａ）図に示したよう
にバイト単位の低レベルの算術論理演算器（以下、ＡＬ
Ｕという）３０で構成されており、本実施例では、４つ
の低レベルＡＬＵ３０によって構成されていることが示
されている。各低レベルＡＬＵ３０は、レジスタのバイ
ト位置に対応しており、演算の際には、ソースレジスタ
１，２２０のバイト位置の等しいバイト同志が同し低レ
ベルＡＬＵ３０に入力される。

該ＡＬＵ３０には、バイト並び指示信号■が入力され、
これによって低レベルＡＬＵ３０間のキャリー信号の伝
搬方向が制御される。

本図において、Ｓｏｌ、Ｓ０２は当該多バイト長ＡＬＵ
３からのキャリー出力を示し、Ｓｌｌ、Ｓ１２は当該多
バイト長ＡＬＵ　３へのキャリー人力を示している。又
、各低レベルＡＬＵ３０間を接続している信号線■が、
キャリー伝播路であり、上記バイト並び指示信号■によ
って、セレクタ（ＳＥＬ）　３１で、上位バイト→下位
バイト、或いは、下位バイト→上位バイトへのキャリー
信号の伝播が行われる。

乗算器は、第１図（ｂ）に示されているように、バイト
並び形式に対応した２種類の乗算器１．　２４０．４１
があり、バイト並び指示信号■によって、セレクタ４２
で、その出力が選択されるように機能する。

又、シフタ５０は、−度に１ビツトから３２ビツトまで
の任意のビット数をシフト　（左シフト。

又は、右シフト、又は、サーキュラシフト）可能なもの
である。該シフタ５０の前後段に設けられているバイト
並び変換器（ＭＵＸ）　５１．５２において、バイト並
び指示信号■に従ってバイト並びが変換される。

即ち、該バイト並び指示信号■によって、バイト並び変
換器（ＭＩＸ）　５１において、シフタ５０のバイト並
びに対応したバイト並びに変換された後、シフト動作が
行われ、該シフトされた結果は、バイト並び変換器（Ｍ
ＵＸ）　５２において、再度上記バイト並び指示信号■
によって、元のバイト並びに変換される。

上記バイト並び指示信号■を生成する手段について、以
下に説明する。

前述のように、該バイト並び情報が、主記憶装置１上に
置かれている一連のデータ列の先頭、或いは、最後に置
かれている場合には、該データ列の構成はプログラムが
知っているので、該プログラム手段によって、該バイト
並び情報を、例えば、レジスタファイル２の特定のレジ
スタ、或いは、専用のフラグレジスタ２１（第１図（ａ
）参照）に設定することで、該バイト並び指示信号■を
生成することができる。

又、該バイト並び情報を、各種の演算命令のコード中に
持たせておくことで、該演算命令が図示されていない命
令レジスタに設定された時点等で該バイト並び指示信号
■を出力させることができる。

又、上記実施例においては、レジスタファイル２間の演
算に対して、該バイト並び処理を行う例で説明したが、
例えば、メモリーメモリ間、メモリーレジスタ間等の命
令に対しては、上記レジスタファイル２内に、該演算命
令のコードで記述されない仲介レジスタ２０を設けてお
き、該メモリメモリ間、メモリーレジスタ間等の命令が
検出されたとき、該仲介レジスタ２０を介して、上記バ
イト並びに対応した処理を実行するように構成すること
で、該メモリーメモリ間、メモリーレジスタ間等の命令
に対しても、本発明の演算を提供することができる。

このように、本発明は、バイト並びを意識することなく
、レジスタファイル２にデータを転送すると共に、演算
器、例えば、多バイト長算術論理演算器（多バイト長Ａ
ＬＵ）　３で算術論理演算を行う際、該多バイト長算術
論理演算器（多バイト長ＡＬＵ）　３をバイト単位の低
レベルの算術論理演算器（ＡＬＵ）　３０で構成してお
き、バイト並びを指示する信号■によって、例えば、各
バイト単位の低レベルの算術論理演算器（＾ＬＵ）　３
０からのキャリー信号の伝播方向を制御するとか、バイ
ト並びに対応した演算器、例えば、乗算器を２種類設け
ておき、該２つの乗算器１．　２４０．４１での演算結
果を、該バイト並びを指示する信号■で選択するとか、
或いは、レジスタファイル２と演算器、例えば、シック
５００間に、バイト並び変換器（ＭＩＩＸ）　５１．５
２を設けておき、上記バイト並び指示信号■によって、
該シック５０への入出力データのバイト並びを変換する
ようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のデータ処理装置
は、主記憶アクセスを、主記憶装置とレジスタファイル
間で行い、すべての演算をレジスタファイル間で行うよ
うに構成したデータ処理装置、例えば、命令縮小型デー
タ処理装置において、該レジスタファイルに置かれた多
バイト長データのバイト並びを判別して、バイト並び指
示信号■を出力する手段と、バイト単位に構成した算術
論理演算器（ＡＬＵ）に入力される桁上げ７桁下げ信号
を、上記バイト並び指示信号のによって、上位。

又は、下位の演算器（ＡＬＵ）の出力する信号から選択
する多バイト長算術論理演算器（多バイト長＾ＬＵ）を
持つように構成する。又、上記多バイト長算術論理演算
器（多バイト長ＡＬＵ）以外の演算器（シフタ等）に対
して、上記レジスタファイルと演算器間にバイト並び変
換器（ＭＵＸ）をもつように構成する。又、上記多バイ
ト長算術論理演算器（多バイト長ＡＬＵ）以外の演算器
（乗算器等）に対して、２種類のバイト並びに対応する
２種類の演算器（乗算器１．２）を有し、上記バイト並
び指示信号■に基づいて、該２種類の演算器の出力を選
択する手段（セレクタ）を有するようにしたものである
ので、レジスタへのデータロード時に、バイト並びを意
識することなく演算器にロードすることが可能となる効
果を奏し、かかるコンピュータシステムの性能向上に寄
与するところが大きいという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図。 第２図は従来のバイト並びを扱うデータ処理装置を説明
する図。 である。 図面において、 ■は主記憶装置。 ２はレジスタファイル、又は、レジスタ。 ３は多バイト長算術論理演算器（多バイト長ＡＬＵ）　
。 ３０はバイト単位の算術論理演算器（ＡＬＵ）。 ４０は乗算器１．　　　４１は乗算器２゜４２はセレク
タ、５０はシフタ。 ５１．５２はバイト並び変換器（ＭＩＸ）　。 ６はバイト並び変換器。 ■はバイト並び指示信号。 をそれぞれ示す。 １ヒ言己憶 １言己憶 従来のバイト並びを扱うデータ処理装置を説明する図第 図 （その１） 第 図 （その２）

Claims (5)

【特許請求の範囲】
1. （１）主記憶アクセスを、主記憶装置（１）とレジスタ
   ファイル（２）間で行い、すべての演算をレジスタファ
   イル（２）間で行うように構成したデータ処理装置であ
   って、 該レジスタファイル（２）に置かれた多バイト長データ
   のバイト並びを判別して、バイト並び指示信号（［１］
   ）を出力する手段（２１）と、バイト単位に構成した算
   術論理演算器（ＡＬＵ）（３０）に入力される桁上げ／
   桁下げ信号を、上記バイト並び指示信号（［１］）によ
   って、上位、又は、下位の算術論理演算器（ＡＬＵ）（
   ３０）の出力する信号から選択する多バイト長算術論理
   演算器（多バイト長ＡＬＵ）（３）を持つことを特徴と
   するデータ処理装置。
2. （２）上記のデータ処理装置において、上記多バイト長
   算術論理演算器（多バイト長ＡＬＵ）（３）以外の演算
   器に対して、上記レジスタファイル（２）と演算器（５
   ０）間にバイト並び変換器（ＭＵＸ）（５１、５２）を
   もつことを特徴とするデータ処理装置。
3. （３）上記のデータ処理装置において、上記多バイト長
   算術論理演算器（多バイト長ＡＬＵ）（３）以外の演算
   器に対して、２種類のバイト並びに対応する２種類の演
   算器（４０、４１）を有し、上記バイト並び指示信号（
   ［１］）に基づいて、該２種類の演算器（４０、４１）
   の出力を選択する手段（セレクタ）（４２）を有するこ
   とを特徴とするデータ処理装置。
4. （４）上記請求項１〜３のデータ処理装置において、上
   記バイト並び指示信号（［１］）を生成するバイト並び
   情報を、該データ処理装置の内部レジスタ（２１）、又
   は、演算命令コード中に持つことを特徴とするデータ処
   理装置。
5. （５）上記請求項１〜５のデータ処理装置において、上
   記レジスタファイル（２）に、上記演算命令では記述さ
   れない仲介レジスタ（２０）を設け、該仲介レジスタ（
   ２０）間で、請求項１〜３に記載の演算を行うことを特
   徴とするデータ処理装置。