JPH0460851A - 計算機システム - Google Patents
計算機システムInfo
- Publication number
- JPH0460851A JPH0460851A JP2171434A JP17143490A JPH0460851A JP H0460851 A JPH0460851 A JP H0460851A JP 2171434 A JP2171434 A JP 2171434A JP 17143490 A JP17143490 A JP 17143490A JP H0460851 A JPH0460851 A JP H0460851A
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- JP
- Japan
- Prior art keywords
- data
- memory unit
- register
- written
- cmu
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の１」的］
（産業上の利用分野）
本発明は、キャッシュメモリユニットを備えた計算機シ
ステムに関する。
ステムに関する。
（従来の技術）
従来から、メインメモリユニット（ＭＭＵ）へのアクセ
ス頻度を低減して処理の高速化を図るため、キャッシュ
メモリユニット（ＣＭＵ）を備えた計算機システムがあ
る。
ス頻度を低減して処理の高速化を図るため、キャッシュ
メモリユニット（ＣＭＵ）を備えた計算機システムがあ
る。
このような計算機システムにおいて、ＣＰＵがメモリリ
ードを行おうとして、リードミスヒツト（リードしよう
としたアドレスのデータがＣＭＵ上に存在しない場合）
か起こった時、ＣＭＵの１ブロック分（４ワード）のデ
ータを １ワードずつ４回に分けてＭＭＵから転送して
くるブロックロドのｈ式を採っている。
ードを行おうとして、リードミスヒツト（リードしよう
としたアドレスのデータがＣＭＵ上に存在しない場合）
か起こった時、ＣＭＵの１ブロック分（４ワード）のデ
ータを １ワードずつ４回に分けてＭＭＵから転送して
くるブロックロドのｈ式を採っている。
この１ｌｌｊのデータのチエツクは、データにパリティ
ピットを付け、″“］”の数か奇数か偶数かによってチ
エツクを行うパリティチエツク等により行われている。
ピットを付け、″“］”の数か奇数か偶数かによってチ
エツクを行うパリティチエツク等により行われている。
（発明が解決しようとする課題）
しかしながら、上記説明の従来の計算機システムでは、
たとえばＣＭＵのある記憶素子に不良があり、データが
正しくＣＭＵに書き込めないことがあっても、これが複
数のビットによる誤りであれば、パリティチエツクで検
出することができず、市しいブロックロードが行われた
と判断されることがあり、記憶素子の不良により誤動作
が発生する可能性があるという問題があった。
たとえばＣＭＵのある記憶素子に不良があり、データが
正しくＣＭＵに書き込めないことがあっても、これが複
数のビットによる誤りであれば、パリティチエツクで検
出することができず、市しいブロックロードが行われた
と判断されることがあり、記憶素子の不良により誤動作
が発生する可能性があるという問題があった。
本発明は、かかる従来の事情に対処してなされたもので
、記憶素子の不良による誤動作の発生を防止することが
でき、従来に較べて信頼性の向上を図ることのできる計
算機システムを提供しようとするものである。
、記憶素子の不良による誤動作の発生を防止することが
でき、従来に較べて信頼性の向上を図ることのできる計
算機システムを提供しようとするものである。
［発明の構成］
（課題を解決するための手段）
すなわち本発明は、メインメモリユニットからブロック
ロードしてきたデータを書き込むためのキャッシュメモ
リユニットと、前記メインメモリユニットからのブロッ
クロード時に、前記キャッシュメモリユニットへ書き込
むデータを保持するレジスタと、前記レジスタに保持さ
れたデータと、前記キャッシュメモリユニットに書き込
まれたデータとを比較し、これらのデータが一致しない
場合は、該データが書き込まれた前記キャッシュメモリ
ユニットのイネーブルビットをクリアする制御回路とを
具備したことを特徴とする。
ロードしてきたデータを書き込むためのキャッシュメモ
リユニットと、前記メインメモリユニットからのブロッ
クロード時に、前記キャッシュメモリユニットへ書き込
むデータを保持するレジスタと、前記レジスタに保持さ
れたデータと、前記キャッシュメモリユニットに書き込
まれたデータとを比較し、これらのデータが一致しない
場合は、該データが書き込まれた前記キャッシュメモリ
ユニットのイネーブルビットをクリアする制御回路とを
具備したことを特徴とする。
（作 用）
上記構成の本発明の計算機システムでは、メインメモリ
ユニットからのデータのブロックロード時に、このデー
タをキャッシュメモリユニットに書き込むとともに、こ
のデータをレジスタに書き込む。
ユニットからのデータのブロックロード時に、このデー
タをキャッシュメモリユニットに書き込むとともに、こ
のデータをレジスタに書き込む。
そして、制御回路により、キャッシュメモリユニットに
書き込んだデータを読み出し、レジスタのデータと比較
して、これらが一致しない場合は、このデータか書き込
まれたキャッシュメモリユニットのイネーブルビットを
クリアする。
書き込んだデータを読み出し、レジスタのデータと比較
して、これらが一致しない場合は、このデータか書き込
まれたキャッシュメモリユニットのイネーブルビットを
クリアする。
したかって、たとえば段数のビットにょる誤り等、パリ
ティチエツクで検出することができながった不良も検出
することができ、その後の処理でこの不良記憶素子を使
用しないようにするので、記憶素子の不良による誤動作
の発生を防止することができ、従来に較べて信頼性の向
上を図ることができる。
ティチエツクで検出することができながった不良も検出
することができ、その後の処理でこの不良記憶素子を使
用しないようにするので、記憶素子の不良による誤動作
の発生を防止することができ、従来に較べて信頼性の向
上を図ることができる。
（実施例）
以下、本発明の一実施例を図面を参照して説明する。
第１図において、１は計算機システムの主記憶装置であ
るＭＭＵ （メインメモリユニット）、２は計算機シス
テム全体を制御するための中央処理装置であるＣＰＵ
（セントラルプロセッシングユニッｌ−）、３は２ポー
トのアドレスを持つＲＡＭで構成されたＣＭＵ （キャ
ッシュメモリユニット）を示している。
るＭＭＵ （メインメモリユニット）、２は計算機シス
テム全体を制御するための中央処理装置であるＣＰＵ
（セントラルプロセッシングユニッｌ−）、３は２ポー
トのアドレスを持つＲＡＭで構成されたＣＭＵ （キャ
ッシュメモリユニット）を示している。
上記ＭＭＵ１とＣＰＵ２は、バス４およびバスインター
フェース５を介して接続されている。また、上記ＣＭＵ
３には、ブロックロード時にＭＭＵｌからのデータを転
送するためのライト用バス６およびＣＭＵＢ内のデータ
をＣＰＵ２へ転送するためのリード用バス７が設けられ
ている。
フェース５を介して接続されている。また、上記ＣＭＵ
３には、ブロックロード時にＭＭＵｌからのデータを転
送するためのライト用バス６およびＣＭＵＢ内のデータ
をＣＰＵ２へ転送するためのリード用バス７が設けられ
ている。
さらに、ＣＰＵ２には、レジスタ８と制御回路９が設け
られている。このレジスタ８は、ブロワクロード時に０
ＭＵ３に取り込むデータを同じタイミングで書き込むた
めのものである。また、制御回路９は、このレジスタ８
内のデータと０ＭＵ３に取り込まれたデータとを比較し
て、これらが一致しない場合は、０ＭＵ３のイネーブル
ビット１０のうち、当該データが書き込まれたイネーブ
ルビット１０ａをクリアし、以後の処理でこのイネーブ
ルビット１０ａが使用されないようにするよう構成され
ている。
られている。このレジスタ８は、ブロワクロード時に０
ＭＵ３に取り込むデータを同じタイミングで書き込むた
めのものである。また、制御回路９は、このレジスタ８
内のデータと０ＭＵ３に取り込まれたデータとを比較し
て、これらが一致しない場合は、０ＭＵ３のイネーブル
ビット１０のうち、当該データが書き込まれたイネーブ
ルビット１０ａをクリアし、以後の処理でこのイネーブ
ルビット１０ａが使用されないようにするよう構成され
ている。
次に、上記構成のこの実施例の計算機システムの動作を
説明する。
説明する。
ＣＰＵ２がメモリリードを行おうとして、０ＭＵ３にお
いてリードミスヒツトが生じると、０ＭＵ３の１ブロッ
ク分をｌワードずつ４回に分けてＭＭＵｌから転送して
くる。すなわち、まず、バスインターフェース５を通じ
てＭＭＵＩから ｌワド目のデータを０ＭＵ３のライト
用バス６により０ＭＵ３へ取り込む。
いてリードミスヒツトが生じると、０ＭＵ３の１ブロッ
ク分をｌワードずつ４回に分けてＭＭＵｌから転送して
くる。すなわち、まず、バスインターフェース５を通じ
てＭＭＵＩから ｌワド目のデータを０ＭＵ３のライト
用バス６により０ＭＵ３へ取り込む。
この時、同じタイミングでＣＰＵ２のレジスタ８に、１
ワード目のデータを書き込む。
ワード目のデータを書き込む。
次に、今ＣＭＵ３へ書き込まれた １ワード目のデータ
をＣＰＵ２へ取り込み、レジスタ８に保持されている内
容と比較するとともに、次の２ワド目のデータをＣＭＵ
３およびＣＰＵＩのレジスタ８に書き込む。
をＣＰＵ２へ取り込み、レジスタ８に保持されている内
容と比較するとともに、次の２ワド目のデータをＣＭＵ
３およびＣＰＵＩのレジスタ８に書き込む。
そして、上記比較の結果、ＣＭＵ３へ書き込まれたデー
タとレジスタ８に保持されているデータとが一致しない
場合は、ＣＭＵ３のイネーブルビット１０のうち、その
データが存在するイネーブルピッｌ−１０ａをクリアす
ることにより、その後の処理でその不良記憶素子（イネ
ーブルビット１０ａ）を使用しないようにする。
タとレジスタ８に保持されているデータとが一致しない
場合は、ＣＭＵ３のイネーブルビット１０のうち、その
データが存在するイネーブルピッｌ−１０ａをクリアす
ることにより、その後の処理でその不良記憶素子（イネ
ーブルビット１０ａ）を使用しないようにする。
このように、本実施例の計算機システムでは、たとえば
複数のビットによる誤り等、パリティチエツクで検出す
ることかできなかった不良も検出することかでき、その
後の処理でこの不良記憶素子を使用しないようにするの
で、記憶素子の不良による誤動作の発生を防止すること
ができ、従来に較べて信頼性の向上を図ることができる
。
複数のビットによる誤り等、パリティチエツクで検出す
ることかできなかった不良も検出することかでき、その
後の処理でこの不良記憶素子を使用しないようにするの
で、記憶素子の不良による誤動作の発生を防止すること
ができ、従来に較べて信頼性の向上を図ることができる
。
また、ＣＭＵ３を２ポートとすることにより、ＣＭＵ３
ヘブロックロードしなから誤り検出するので、システム
性能を低下させることなく、信頼性のある誤り検出か可
能となる。
ヘブロックロードしなから誤り検出するので、システム
性能を低下させることなく、信頼性のある誤り検出か可
能となる。
なお、本発明は、パリティチエツクによりエラ検出を行
っていた計算機システムだけでなく、ＦＣＣ（エラーコ
レクションコード）を用いたエラー検出を行う計算機シ
ステムにも適用することかでき、また、４ワード以外の
ブロックロードを行うシ１算機システムにも適用するこ
とができることはもちろんである。
っていた計算機システムだけでなく、ＦＣＣ（エラーコ
レクションコード）を用いたエラー検出を行う計算機シ
ステムにも適用することかでき、また、４ワード以外の
ブロックロードを行うシ１算機システムにも適用するこ
とができることはもちろんである。
［発明の効果コ
以上説明したように、本発明の計算機システムによれば
、記憶素子の不良による誤動作の発生を防止することか
でき、従来に較べて信頼性の向上を図ることかできる。
、記憶素子の不良による誤動作の発生を防止することか
でき、従来に較べて信頼性の向上を図ることかできる。
第１図は本発明の一実施例の旧算機システムの構成を示
す図である。 １・・・・・ＭＭＵ （メインメモリユニット）、２・
ＣＰＵ （セントラルプロセッンングユニット）３・・
・・ＣＭＵ （キャッシュメモリユニット）、４・・・
バス、５・・・・・バスインターフェース、６・・ラ
イト用バス、７・・・・・リード用バス、８・・・・・
・レジスタ、９・・・・・制御回路、１０・・・・・・
イネーブルビット、１０ａ ・・・・・不良ビット。 出願人 株式会社 東芝 出願人 東芝コンピュータ エンジニアリング株式会社
す図である。 １・・・・・ＭＭＵ （メインメモリユニット）、２・
ＣＰＵ （セントラルプロセッンングユニット）３・・
・・ＣＭＵ （キャッシュメモリユニット）、４・・・
バス、５・・・・・バスインターフェース、６・・ラ
イト用バス、７・・・・・リード用バス、８・・・・・
・レジスタ、９・・・・・制御回路、１０・・・・・・
イネーブルビット、１０ａ ・・・・・不良ビット。 出願人 株式会社 東芝 出願人 東芝コンピュータ エンジニアリング株式会社
Claims (1)
- （１）メインメモリユニットからブロックロードしてき
たデータを書き込むためのキャッシュメモリユニットと
、 前記メインメモリユニットからのブロックロード時に、
前記キャッシュメモリユニットへ書き込むデータを保持
するレジスタと、 前記レジスタに保持されたデータと、前記キャッシュメ
モリユニットに書き込まれたデータとを比較し、これら
のデータが一致しない場合は、該データが書き込まれた
前記キャッシュメモリユニットのイネーブルビットをク
リアする制御回路とを具備したことを特徴とする計算機
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171434A JPH0460851A (ja) | 1990-06-29 | 1990-06-29 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171434A JPH0460851A (ja) | 1990-06-29 | 1990-06-29 | 計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460851A true JPH0460851A (ja) | 1992-02-26 |
Family
ID=15923055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171434A Pending JPH0460851A (ja) | 1990-06-29 | 1990-06-29 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0460851A (ja) |
-
1990
- 1990-06-29 JP JP2171434A patent/JPH0460851A/ja active Pending
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