JPS5990149A - 障害処理方式 - Google Patents
障害処理方式Info
- Publication number
- JPS5990149A JPS5990149A JP57199020A JP19902082A JPS5990149A JP S5990149 A JPS5990149 A JP S5990149A JP 57199020 A JP57199020 A JP 57199020A JP 19902082 A JP19902082 A JP 19902082A JP S5990149 A JPS5990149 A JP S5990149A
- Authority
- JP
- Japan
- Prior art keywords
- error
- data
- address
- register
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は制御記憶装置を有する４Ｆ７報処理装置のエラ
ー発生時における障害処理方式に関する。
ー発生時における障害処理方式に関する。
（２）技術の背景
マイクロプログラムを格納する制御記憶装置を有する情
報処理装置は、制御記憶装置（ＣＳ）のほかに制御記憶
データレノスタ（ＣＤＲ）およびエラー修正（ＥＣＣ）
回路を具備する。この装置においては、初期段階で、磁
気ディスク等で構成される外部記憶装置からＣ８にデー
タを書込み、次い、で指定されたアドレスのデータをＣ
８から読み出し、Ｃ，ＤＲにセットし、これにより情報
処理装置の制御が行われる。この際ＣＤＲにセットされ
たデータはＦＣＣ回路に加えられ修正可能な場合例えば
１ビツトエラー等は自動修正される。
報処理装置は、制御記憶装置（ＣＳ）のほかに制御記憶
データレノスタ（ＣＤＲ）およびエラー修正（ＥＣＣ）
回路を具備する。この装置においては、初期段階で、磁
気ディスク等で構成される外部記憶装置からＣ８にデー
タを書込み、次い、で指定されたアドレスのデータをＣ
８から読み出し、Ｃ，ＤＲにセットし、これにより情報
処理装置の制御が行われる。この際ＣＤＲにセットされ
たデータはＦＣＣ回路に加えられ修正可能な場合例えば
１ビツトエラー等は自動修正される。
（３）従来技術と問題点
前述の装置において、８００回路で２ビット以上のエラ
ーが検出された場合は、従来ＦＣＣ回路ではこれを修正
することができず、エラーの通知を行ない、再度元のデ
ータを格納している外部記憶装置から当該データをＣ８
Ｋ書込むことを行う。
ーが検出された場合は、従来ＦＣＣ回路ではこれを修正
することができず、エラーの通知を行ない、再度元のデ
ータを格納している外部記憶装置から当該データをＣ８
Ｋ書込むことを行う。
エラー発生の原因がＣ８の間欠障害であれば上述の処置
によシ正常に復することができる。しかしながら障害が
固定障害等のためエラーが修正不可能な場合は、Ｃ８か
ら正しいデータを読み出すことができず、システム障害
を引起す結果となり、これらの装置における問題点とな
っている。
によシ正常に復することができる。しかしながら障害が
固定障害等のためエラーが修正不可能な場合は、Ｃ８か
ら正しいデータを読み出すことができず、システム障害
を引起す結果となり、これらの装置における問題点とな
っている。
（４）発明の目的
本発明の目的は、前述の従来方式における問題点にかん
がみ、エラーアドレスレジスタおよびエラーデータレソ
スタを設は修正不可能なエラーとなっているアドレスお
よびデータを保持するという着想に基づき、制御記憶装
置における修正不可能なデータエラーに対処できるよう
にし、それによシ情報処理装置のシステム障害を防止す
ることにある。
がみ、エラーアドレスレジスタおよびエラーデータレソ
スタを設は修正不可能なエラーとなっているアドレスお
よびデータを保持するという着想に基づき、制御記憶装
置における修正不可能なデータエラーに対処できるよう
にし、それによシ情報処理装置のシステム障害を防止す
ることにある。
（５）発明の構成
本発明においては、マイクロプログラムを格納する制御
記憶装置、制御記憶データレソスタおよびエラー修正回
路を備えた情報処理装置の障害処ＦＪｉ 方式に：おい
て、複数個のエラーアドレスレジスタ、該エラーアドレ
スレジスタに対応する複数個のエラーデータレノスタお
よび比較器を具備し、制御記憶装置から制御記憶データ
レジスタに読出されたデータにエラー修正回路によって
修正不可能なエラーが発生した際、該エラーの発生した
データの格納されている該制御記憶装置のアドレスを該
エラーアドレスレジスタの１つ（Ｃセットシ、外部記憶
装置Ｐｆから該エラーの発生したデータのエラー発生前
の内容を前記エラーアドレスをセットしたエラーアドレ
スレジスタに対応するエラーデータレソスタの１つにセ
ットし、該制御記憶装置に対しアクセスがあった場合、
該アクセスされたアドレスとエラーアドレスレジスタの
内容を比較器によシ比較し、一致がとｉ″Ｌれば当該エ
ラーアドレスレジスタに対応するエラーデータレソスタ
の内容を制御記憶データレソスタヘセットするようにし
た障害処理方式が提供される。
記憶装置、制御記憶データレソスタおよびエラー修正回
路を備えた情報処理装置の障害処ＦＪｉ 方式に：おい
て、複数個のエラーアドレスレジスタ、該エラーアドレ
スレジスタに対応する複数個のエラーデータレノスタお
よび比較器を具備し、制御記憶装置から制御記憶データ
レジスタに読出されたデータにエラー修正回路によって
修正不可能なエラーが発生した際、該エラーの発生した
データの格納されている該制御記憶装置のアドレスを該
エラーアドレスレジスタの１つ（Ｃセットシ、外部記憶
装置Ｐｆから該エラーの発生したデータのエラー発生前
の内容を前記エラーアドレスをセットしたエラーアドレ
スレジスタに対応するエラーデータレソスタの１つにセ
ットし、該制御記憶装置に対しアクセスがあった場合、
該アクセスされたアドレスとエラーアドレスレジスタの
内容を比較器によシ比較し、一致がとｉ″Ｌれば当該エ
ラーアドレスレジスタに対応するエラーデータレソスタ
の内容を制御記憶データレソスタヘセットするようにし
た障害処理方式が提供される。
（６）発明の実施例
本発明の一笑施例としての障害処理方式を行う回路のブ
ロック回路図が図面に示される。この回路は、外部記憶
装置１１、インタフェース１２、アドレスレソスタ（Ａ
ＤＨ）１３ 、制御記憶装置（Ｃ８） １４、制Ｈ記憶
テｌ ｖ？パスタＣＤＲ） １５、エラー 修正（Ｅｃ
ｃ）回路１６、エラーアドレスレジスタ（ＦＡＲ）２１
、エラーデータレノスタ（ＦＤＲ）２２、比較回路２３
、およびオアゲート２４を具備する。
ロック回路図が図面に示される。この回路は、外部記憶
装置１１、インタフェース１２、アドレスレソスタ（Ａ
ＤＨ）１３ 、制御記憶装置（Ｃ８） １４、制Ｈ記憶
テｌ ｖ？パスタＣＤＲ） １５、エラー 修正（Ｅｃ
ｃ）回路１６、エラーアドレスレジスタ（ＦＡＲ）２１
、エラーデータレノスタ（ＦＤＲ）２２、比較回路２３
、およびオアゲート２４を具備する。
Ｃ８Ｉ ４には初期段階において外部記憶装置１１から
インタフェース１２を介してデータが書込まれる。−書
込まれたデータはＡＤＲ１３に指定されたアドレスに従
って読み出され、ＣＤＲ１５にセットされる。ＣＤＲ１
５にセットされたデータはＦＣＣ回路１６にょシェラ−
の有無の検査が行われる。エラーが１ビツトエラーの場
合は自動修正がなされる。自動修正できないエラーにつ
いては、外部記憶装置１１からＣ８Ｉ ４にデータの書
込みを行う。Ｃ８１４における記憶集子の破壊等の原因
によシ、再度データの書込みを行ってもエラーが消滅し
ない場合は修正不可能なエラーとなる。
インタフェース１２を介してデータが書込まれる。−書
込まれたデータはＡＤＲ１３に指定されたアドレスに従
って読み出され、ＣＤＲ１５にセットされる。ＣＤＲ１
５にセットされたデータはＦＣＣ回路１６にょシェラ−
の有無の検査が行われる。エラーが１ビツトエラーの場
合は自動修正がなされる。自動修正できないエラーにつ
いては、外部記憶装置１１からＣ８Ｉ ４にデータの書
込みを行う。Ｃ８１４における記憶集子の破壊等の原因
によシ、再度データの書込みを行ってもエラーが消滅し
ない場合は修正不可能なエラーとなる。
修正不可能なエラーが発生した時には、ＡＤｉｔ１３の
内容を複数個のＦＡＲ２１（ＦＡＲ（０）ないしＦＡＲ
（ｎルの１つにセットし、Ｆ ＣＣ回路１６からの修正
不可能エラー通知によりＦＡＲ２１における有効フラグ
（財）を有効（論理「１」）にする。その後、外部記憶
装置（例えばフロッピィディスク等）からＦＡＲ２１の
１つにセットされたアドレスのデータを読み、該ＦＡＲ
２１の１つに対応する複数個ノＦＤＲ２２（ＦＤＲ（０
）ナイしＦＤＲ（ｎ））の１つにセットする。図面にお
いてＦＡＲ２１およびＦＤＲ２２は略記され一＊Ｆ Ａ
Ｒ（０）オｊびＦＤＲ（０）のみ参照符号の表示がな
されている。これにょシ同時に（ｎ士１）個の修正不可
能なエラーとなっているアドレスとデータを保持できる
。ｎは任意の正の整数である。
内容を複数個のＦＡＲ２１（ＦＡＲ（０）ないしＦＡＲ
（ｎルの１つにセットし、Ｆ ＣＣ回路１６からの修正
不可能エラー通知によりＦＡＲ２１における有効フラグ
（財）を有効（論理「１」）にする。その後、外部記憶
装置（例えばフロッピィディスク等）からＦＡＲ２１の
１つにセットされたアドレスのデータを読み、該ＦＡＲ
２１の１つに対応する複数個ノＦＤＲ２２（ＦＤＲ（０
）ナイしＦＤＲ（ｎ））の１つにセットする。図面にお
いてＦＡＲ２１およびＦＤＲ２２は略記され一＊Ｆ Ａ
Ｒ（０）オｊびＦＤＲ（０）のみ参照符号の表示がな
されている。これにょシ同時に（ｎ士１）個の修正不可
能なエラーとなっているアドレスとデータを保持できる
。ｎは任意の正の整数である。
以後、ＦＡＩζ２１のいずれかにセットされたアドレス
と同じアドレスにアクセスがあった場合、すなわち、Ａ
ＤＲ１３とＦＡＲ２１の内容を複数個の比較器２３によ
り、それぞれ比較し、一致がとれたものがあれば、一致
のとれたＦＡＲ２１に対応するＦＤＲ２１の内容がＣＤ
Ｒ１５にセットされる。図面においてＸ印はダートを表
わし、比較器２３の一致による出力によ、！１）ＦＤＲ
２２の出力はＣＤＲ１５へと供給される。比較器２３の
出力を受けるオアゲート（ＯＲ）２４は、比較器２３の
いずれかに一致による出力が得られると、その出力によ
、ｐｃｓ１４とＣＤＲ１５の間に挿入されたゲートを閉
じ、データの送出を遮断する。
と同じアドレスにアクセスがあった場合、すなわち、Ａ
ＤＲ１３とＦＡＲ２１の内容を複数個の比較器２３によ
り、それぞれ比較し、一致がとれたものがあれば、一致
のとれたＦＡＲ２１に対応するＦＤＲ２１の内容がＣＤ
Ｒ１５にセットされる。図面においてＸ印はダートを表
わし、比較器２３の一致による出力によ、！１）ＦＤＲ
２２の出力はＣＤＲ１５へと供給される。比較器２３の
出力を受けるオアゲート（ＯＲ）２４は、比較器２３の
いずれかに一致による出力が得られると、その出力によ
、ｐｃｓ１４とＣＤＲ１５の間に挿入されたゲートを閉
じ、データの送出を遮断する。
すべてのＦＡＲ２１が有効である時、さらにＣ８１４の
データに修正不可能なエラーが発生した場合は、複数個
のＦＡＲ２１の間および複数個のＩｉ’ Ｄ Ｒ２２の
間で順次入れ換えを行うことによｐ。
データに修正不可能なエラーが発生した場合は、複数個
のＦＡＲ２１の間および複数個のＩｉ’ Ｄ Ｒ２２の
間で順次入れ換えを行うことによｐ。
新たに発生した修正不可能なエラーに対処することがで
きる。
きる。
（７）発明の効果
本発明によれば、制御記憶装置における修正不可能なデ
ータエラーに対処することができ、それによシ情報処理
装置のシステム障害を防止することができる。
ータエラーに対処することができ、それによシ情報処理
装置のシステム障害を防止することができる。
図面は本発明の一実施例としての障害処理方式を行う回
路のブロック回路図である。 １１・・・外部記憶装置、１２・・・インタフェース、
１３・・・アドレスレヅスタ、１４・・・制御記憶装置
、１５・・・制御記憶データレヅスタ、１６・・・エラ
ー修正回路、２１・・・エラーアドレスレソスタ、２２
・・・エラーデータレヅスタ、２３・・・比較器、２４
・・・オアゲート。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
路のブロック回路図である。 １１・・・外部記憶装置、１２・・・インタフェース、
１３・・・アドレスレヅスタ、１４・・・制御記憶装置
、１５・・・制御記憶データレヅスタ、１６・・・エラ
ー修正回路、２１・・・エラーアドレスレソスタ、２２
・・・エラーデータレヅスタ、２３・・・比較器、２４
・・・オアゲート。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
Claims (1)
- マイクロプログラムを格納する制御記憶装置、制御記憶
データレソスタおよびエラー修正回路を備えた情報処理
装置の障害処理方式において、複数個のエラーアドレス
レジスタ、該エラーアドレスレジスタに対応する複数個
のエラーデータレジスタおよび比較器を具備し、制御記
憶装置から制御記憶データレジスタに読出されたデータ
にエラー修正回路によって修正不可能なエラーが発生し
た際、該エラーの発生したデータの格納されている該制
御記憶装置のアドレスを該エラーアドレスレジスタの１
つにセットし、外部記憶装置から該エラーの発生したデ
ータのエラー発生前の内容を前記エラーアドレスをセッ
トしたエラーアドレスＬ／−／スタに対応するエラーデ
ータレジスタの１つにセットし、該制御記憶装置に対し
アクセスがあった場合、該アクセスされたアドレスとエ
ラーアドレスレジスタの内容を比較器によシ比較し、一
致がとれれば当該エラーアドレスレジスタに対応するエ
ラーデータレジスタの内容を制御記憶データレノスタヘ
セットするようにした障害処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199020A JPS5990149A (ja) | 1982-11-15 | 1982-11-15 | 障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199020A JPS5990149A (ja) | 1982-11-15 | 1982-11-15 | 障害処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990149A true JPS5990149A (ja) | 1984-05-24 |
Family
ID=16400780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199020A Pending JPS5990149A (ja) | 1982-11-15 | 1982-11-15 | 障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019077A (ja) * | 2004-06-30 | 2006-01-19 | Mitsubishi Electric Corp | 真空バルブ |
-
1982
- 1982-11-15 JP JP57199020A patent/JPS5990149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019077A (ja) * | 2004-06-30 | 2006-01-19 | Mitsubishi Electric Corp | 真空バルブ |
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