JPH046093B2 - - Google Patents

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JPH046093B2
JPH046093B2 JP57081727A JP8172782A JPH046093B2 JP H046093 B2 JPH046093 B2 JP H046093B2 JP 57081727 A JP57081727 A JP 57081727A JP 8172782 A JP8172782 A JP 8172782A JP H046093 B2 JPH046093 B2 JP H046093B2
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JP
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glass
forming
layer
conductivity type
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Earon Purisukin Uiriamu
Raizuman Yakobu
Furanshisu Shepaado Josefu
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Original Assignee
International Business Machines Corp
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Publication of JPH046093B2 publication Critical patent/JPH046093B2/ja
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Landscapes

  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】
技術分野 本発明はバイポーラ・トランジスタ装置の形成
方法に関する。より具体的には半導体構造におけ
る応力を低減させると共にバーズ・ビーク
（bird's beak）の問題を完全に克服する技術に関
する。 先行技術の説明 モノリシツク集積回路技術において、種々の能
動素子及び受動素子を集積回路構造中で互いに分
離する事が一般に必要である。これらの装置は逆
バイアスPN接合、部分的誘電体分離又は完全誘
電体分離によつて分離されている。そこで用いら
れる誘電体材料は二酸化シリコン等である。これ
らの能動装置及び回路に関する好ましい分離は、
ある形の誘電体分離である。誘電体分離は回路素
子を分離領域に隣接させる事ができ、従つて集積
回路チツプ上により高密度に能動装置及び受動装
置を詰め込む事ができるので、PN接合分離より
も有利である。 ある形式の誘電体分離においては、分離領域が
形成されるべき場所のシリコンに溝あるいは凹部
が形成される。溝の形成の間、シリコン表面の残
る部分は、溝形成に用いられるシリコン・エツチ
ングによつて殆んど影響を受けない保護被膜によ
つて保護される。普通の保護被膜は窒化シリコ
ン、二酸化シリコンのサンドイツチ層である。通
常の化学エツチングによる溝の形成に続いて、シ
リコン部材は通常の酸化工程を受ける。従つて溝
の中のシリコンは酸化され、二酸化シリコンが溝
を埋め、同時に酸化がさらにシリコン中に進行し
て分離領域が形成される。この方法に伴なう１つ
の大きな問題は「バーズ・ビーク」として知られ
ているものである。 「バーズ・ビーク」とは、溝の周辺部における
平坦でない二酸化シリコンの形成であり、二酸化
シリコン層の下側における横方向酸化によつて生
じる。ある厚さのシリコンの酸化は殆んど等量の
膨張すべき自由空間を必要とし、またSiO2／
Si3N4層は膨張を制限するので、溝のへりにおい
て、二酸化シリコン／窒化シリコン層が押し上げ
られる。その結果として、溝の周辺領域に一般に
応力が生じ、また二酸化シリコンの垂直部分に対
して良好に隣接した拡散領域を形成するのが困難
になる。この隣接不可能性は二酸化シリコン領域
の本来の目的の主な利点を失なわせる。この方法
は米国特許第3970486号；第3534234号；第
3648125号明細書等により詳しく記載されている。
「バーズ・ビーク」の問題を最小化する努力は広
範に行なわれており、米国特許第3900350号；第
3958040号；第3961999号；第3966514号；第
4002511号；及び第4170492号明細書で取り扱われ
ている。 埋設酸化物分離に代わる技術は深い誘電体分離
である。この技術は、米国特許第3966577号；第
3997378号；第4104086号明細書及びS.A.Abbas、
IBM TDB、Vol.20、No.１、p.144、June1977、
“Recessed Oxide Isolation Process”に記載さ
れているように、反応性イオン・エツチング技術
によつて矩形の溝を形成し、シリコン領域に関す
る分離領域を形成するために溝を充填する。溝充
填技術は全て熱酸化及び／又はCVDを用い、誘
電体としては二酸化シリコンが広く使われてい
る。 これらの先行技術の全ては、分離領域が二酸化
シリコン又は二酸化シリコンと窒化シリコンとの
組み合せ等から構成されるという欠点があつた。
二酸化シリコンの熱膨張率（約5.5×10-7／℃）
とシリコンの熱膨張率（約35×10-7／℃）との間
には不整合が存在する。分離領域の形成後の集積
回路製造工程で必要な多数の熱サイクルは、この
熱膨張率の相違によりシリコン基板中に応力を生
じさせる。それらの応力は結局は集積回路に欠陥
を生じ、歩留りを停下させる。 発明の要約 埋設誘電体型の分離は深さが1μm程度又はそれ
以下であるが、深い誘電体分離と呼ばれるものは
深さが３〜5μm又はそれ以上である。シリコン基
板中に埋設誘電体分離領域を形成する方法は、最
初に分離の必要なシリコン基板の１主平面の領域
に約1μm以下の深さの溝を形成する。バイポー
ラ・トランジスタ構造を形成する場合は、種々の
NPNバイポーラ・トランジスタ間の完全な分離
を可能にするために普通埋設誘電体分離領域の下
にＰ＋領域を設ける必要がある。PNPトランジ
スタを形成するには、分離領域の下にＮ＋領域を
用いる必要がある。その場合Ｐ＋領域は、エピタ
キシヤル層が上に付着される前に基板中に形成さ
れる。溝はエピタキシヤル層を通つてＰ＋領域に
至るように形成される。次に溝の表面は、その上
に二酸化シリコン層を形成するように酸化雰囲気
中で酸化される。そして、この主平面上にガラス
が付着される。使用するガラスは熱膨張率がほぼ
シリコンに等しく、軟化温度が約1200℃以下であ
る。次に溝を埋めるために表面に付着されたガラ
スを流動可能な温度にまで加熱する。溝より上の
主平面上のガラスは反応性イオン・エツチング法
によつて除去する事ができる。またその代りにそ
して好ましくは、リソグラフイ及びエツチング技
術によつて溝以外の領域からガラスを除去し、再
度加熱してガラスを流動させ表面を平坦化しても
よい。 良好な実施例の説明 第１図を参照すると、Ｐ−導電型の半導体部材
２が示されている。半導体部材は典型的には＜
100＞結晶方向のシリコンであつて、抵抗率は１
〜20Ω−cm程度である。サブコレクタ拡散工程用
のマスクを形成するために通常のリソグラフイ及
びエツチング技術が用いられる。そして典型的に
は５×1020原子／c.c.の表面濃度レベルを有する領
域を形成するために通常の技術によつてＮ型不純
物が拡散される。Ｎ型不純物は例えばヒ素又はア
ンチモンである。 次にこの構造体は、二酸化シリコン層を形成す
るために熱酸化が行なわれる。二酸化シリコンの
成長と同時にＮ型不純物は半導体部材中へさらに
拡散する。次に通常のリソグラフイ及びエツチン
グ技術を用いて二酸化シリコン層は拡散マスクに
加工される。次に部材は、露出したシリコン領域
の表面において好ましくは例えば３×1020原子／
c.c.の高い濃度レベルにＰ型不純物例えばホウ素が
拡散され、Ｐ＋領域６が形成される。この領域は
最終的には半導体バイポーラ構造体のデバイス間
の接合分離領域及び埋設誘電体分離領域の一部を
形成する。 シリコン部材表面上の二酸化シリコン層は通常
のエツチング技術によつて除去される。次にシリ
コン部材はエピタキシヤル成長室中に置かれ、拡
散領域４及び６を有するシリコン部材の主表面上
に単結晶シリコン層８が成長される。この成長は
約1000℃〜1200℃の成長温度でSiCl4／H2又は
SiH4／H2混合物を用いる等の通常の技術によつ
て行なわれる。エピタキシヤル層の厚さは典型的
には2μmであるが、0.5〜10μmの範囲内でも良
い。エピタキシヤル成長の間エピタキシヤル層は
例えば２×1016原子／c.c.程度の低濃度レベルのＮ
型不純物を添加される。エピタキシヤル成長の間
に、Ｎ＋領域４及びＰ＋領域６はエピタキシヤル
層中に移動し、第２図に示すような最終的なＮ＋
領域４及びＰ＋領域６を完全に形成する。 二酸化シリコン層１０は、約970℃の温度にお
ける湿つたもしくは乾燥した酸素雰囲気中におけ
る熱成長又はCVDのいずれかの通常の技術によ
つて形成される。その上に典型的にはCVDによ
つて窒化シリコン層１２が形成される。さらにレ
ジスト層１４が層１２上に付着される。次にこの
層は第２図に示すようにＰ＋埋め込み領域６の真
上に開口が形成される。層１０及び１２はレジス
ト層１４の開口において、通常の化学的エツチン
グ、反応性イオン・エツチング又はプラズマ・エ
ツチングの技術を用いて、単結晶シリコン基板に
至るまでエツチングされる。 層１２の表面からレジスト層１４を除去した
後、層１０，１２をマスクとして溝１６が形成さ
れる。溝１６は殆んど垂直な側壁を形成する反応
性イオン・エツチング（RIE）によつて形成する
事が好ましい。RIEによつて溝１６を形成する１
つの好適な例はCF4ガスの使用である。他の適当
なガスの例はCCl4−Ar及びCl2−Arである。 次に二酸化シリコン層１８が、好ましくは約
970℃の温度で蒸気中での熱酸化によつて溝の表
面上に形成される。二酸化シリコン層１８の好ま
しい厚さは1000〜5000Åの範囲である。また望ま
ざる不純物例えばナトリウム・イオンがガラス誘
電体分離領域から二酸化シリコン層を経てシリリ
コン部材中に移動するのを防ぐために、この二酸
化シリコン層１８の表面に窒化シリコン層（図示
せず）を形成する事も望ましい。この窒化シリコ
ン層は通常のCVD技術によつて付着される。工
程の結果は第３図に示されている。 第３図の構造体は、この時、シリコンの熱膨張
率にほぼ等しい熱膨張率を有する誘電体ガラス材
料を充填する用意が整う。膨張率の良好な範囲は
約20〜50×10-7／℃である。このガラス材料に関
する他の重要な基準は軟化温度及びその軟化温度
以上に加熱した時に流動し得る性質である。これ
らの基準を満たすガラスの例が表、及びに
与えられている。表に載せたガラスは、単に本発
明において用いる事のできるガラスの一例にすぎ
ない。表はホウケイ酸ガラス、鉛ホウケイ酸ガ
ラス、及びカルシウム・アルミノ・ホウケイ酸ガ
ラスの例を与えている。表はβ−リチア輝石型
のガラス・セラミツクを、表は菫青石型のガラ
ス・セラミツクを示している。 デバイスに問題を起こす可能性のある不純物を
含むガラスの場合、第３図の二酸化シリコン層１
８にCVD技術によつて500〜1500Å程度の薄い窒
化シリコン層を付着される事ができる。この窒化
シリコン層は、ガラスからSiO2層中への不純物
の拡散に対する障壁として働く。
【表】
【表】
【表】
【表】 第４図を参照すると、ガラス層２０の付着及び
第１回目の加熱工程の結果、層が溝１６を埋め半
導体集積回路の表面を覆つた所が示されている。
ガラス層２０の付着にはいくつかの方法が存在す
る。１つの方法はコロイド状ガラス粒子の沈殿、
遠心分離又はスピン・オンを用いる。他の方法と
しては半導体シリコン表面へのガラスのスパツタ
リング又は蒸着がある。 遠心分離による沈殿技術は米国特許第3212921
号及び第3212929号明細書に記載されている。ガ
ラスの沈殿はPliskin and Conrad、
“Techniques for Obtaining Uniform Thin
Glass Film on Substrates”、Electrochemical
Technology、Vol.2、No.７−８、pp.196〜200
（1964）に記載されている。スピン・オン技術は
J.A.Amick外J.Vac.Soc.Tech.14、No.５、p.1053
（1977）に記載されている。この技術に従つて、
シリコンに対してより良い整合性を有する最終的
に磨砕されたガラス粉末が用いられる。ガラス粉
末は適度に高い誘電率の媒質と共に超音波により
混合される。例えばそのような液体はイソプロピ
ル・アルコールである。次に酢酸エチル等の誘電
率の低い液体が加えられ、他の材料と共に超音波
により混合される。次に遠心分離技術によつて、
粗い粒子がこのサスペンジヨンから分離される。
適度の回転速度例えば500G相当の速度で数分間
遠心分離が行なわれる。得られた上澄み液サスペ
ンジヨンはガラス付着工程に望ましい微細なガラ
ス粒子を含んでいる。これらの工程はより良い分
離及びサスペンジヨン中のより微細な粒子を得る
ために反復しても良い。このサスペンジヨンは以
下「濃縮液」と呼ぶ。次にガラス・サスペンジヨ
ン濃縮液は上記技術のいずれかを用いて基板上に
被覆される。次に確実なガラス膜を形成するため
に、この構造体をガラスの軟化点よりも高い温度
に於て数分間焼成する。 スパツタリング法は、ガラス材料のターゲツト
を形成し高周波を加える事によつてガラスの付着
に用いられる。ガラス等の絶縁体に関するスパツ
タリング方法はL.I.Maissel外“Handbook of
Thin Film Technology”、McGraw Hill Book
Co.、New York、NY、1970刊、pp.4−31〜４
−44に詳しく記載されている。 ガラスの蒸着法は電子ビーム蒸着技術を用い
る。このようにして形成された膜は以前に述べた
方法よりも遥かに表面形状を反映する。ガラス膜
の溶融はそれに対応してガラスを流動させる。こ
れらの材料の電子ビーム蒸着法は前掲書
“Handbook of Thin Film Technology”の
pp.1−65〜１−73及び論文W.Fedrowitz外“The
Evaporation Capability of Various Glasses”、
Thin Solid Films、72（1980）pp.485〜486を参
照すればより良く理解できる。 CVD法は表、及びの組成をあからさま
には用いないが、本質的に必要な熱膨張率及び軟
化点を有する所望のガラスを形成するように主な
成分例えばSiO2、B2O3、Al2O3を付着させる。
これは例えばほぼ表に示される範囲内のＢ及び
Alの濃度を有するSiH4、B2H6、Al（OC3H7）3及
びN2Oを普通に用いる事によつて達成される。
この型のガラスのCVD法は、“Materials、
Properties and Preparation”、Vol.3、S.P.
Keller著、North Holland Pub.Co.、
Amsterdam、New York、Oxford1980刊、
pp.651〜653及びAmick外、J.Vac.Sci.Tech.、14
（1977）、p.1053を参照すればより完全に理解でき
る。 構造体はガラス層２０の軟化点よりも高い温度
に加熱する事によつて平坦化される。この温度に
おいて軟化されたガラスは流動し、第４図に示す
ように平坦化される。次の工程はガラスで埋めら
れた溝をマスキング層１０，１２の表面と殆んど
同じ平面にする工程である。これは、最初に化学
的、プラズマ又は反応性イオン・エツチング等の
普通のエツチング法によつてガラス層の厚さを厚
さ28まで減少させ、次に第５図に示すように溝の
近くの領域以外の領域をエツチングする事によつ
て表面からガラスを除去する事によつて行なうの
が好ましい。次にこの構造体は再びガラスの軟化
点よりも高い温度に加熱される。この加熱の結
果、第６図に示すようにマスキング層１０，１２
の上の、殆んど表面が平坦なガラス層２２が形成
される。 また、化学的、プラズマ及び反応性イオン・エ
ツチング法を含む通常のエツチング法のいずれか
を用いて、エツチ・ストツプとして作用する窒化
シリコン層１２までエツチングする事によつてガ
ラス層を除去してもよい。また他の代替方法は、
ガラス層２２、窒化シリコン層１２及び二酸化シ
リコン層１０をシリコン表面に至るまでエツチン
グする事である。この工程に用いる事のできる典
型的なプラズマ・エツチング又は反応性イオン・
エツチング・システムは下記のガスのいずれか１
つを含み得る。
【表】 次にバイポーラ・トランジスタ等を、誘電体分
離された領域２５に形成する事ができる。ここで
Ｎ＋領域４はそのようなデバイスのための埋め込
みサブコレクタである。そのようなデバイスの形
成の前に層２２，１２及び１０はエツチングによ
つて除かなければならない。エミツタ−ベース領
域をコレクタ・リーチスルー領域から分離する事
は、例えばNPNトランジスタの場合は下にＰ＋
接合分離領域を持たない誘電体分離領域の下に埋
め込みサブコレクタ４を延長する事によつて行な
われる。このようにしてエミツタ−ベース領域は
コレクタ・リーチスルー接点から表面が分離され
るが、ベース−コレクタ接続は埋設誘電体分離領
域の下のサブコレクタを経て行なわれる。
【図面の簡単な説明】
第１図乃至第６図は、バイポーラ・トランジス
タのために埋設誘電体分離領域を形成する実施例
の工程を説明する図である。 ２……シリコン基板、１６……溝、１８……二
酸化シリコン層、２０……ガラス層。

Claims (1)

  1. 【特許請求の範囲】 １ シリコン基板中に窪んだ誘電体分離領域をも
    つバイポーラ・トランジスタ装置を形成するため
    の方法であつて、 (a) 単結晶シリコン基板を用意する工程と、 (b) 上記基板中のサブコレクタ領域となるべき領
    域に、第１の導電型のドープされた領域を形成
    する工程と、 (c) 上記シリコン基板の領域を分離するための上
    記窪んだ誘電体分離領域と協働する接合分離領
    域を形成するように指定された領域中に、上記
    第１の導電型とは反対の導電型である第２の導
    電型のドープされた領域を形成する段階と、 (d) 上記基板上にエピタキシヤル層を成長させる
    段階であつて、該成長の間に、上記第１の導電
    型のドープされた領域が、該エピタキシヤル層
    中に外方拡散して上記サブコレクタ領域を形成
    するとともに、上記第２の導電型のドープされ
    た領域が、上記エピタキシヤル層中に外方拡散
    して、上記接合分離領域を形成するようにする
    工程と、 (e) 反応性イオン・エツチングによつて、上記エ
    ピタキシヤル層に、上記接合分離領域まで貫通
    するに十分な深さの溝を形成する工程と、 (f) 上記溝の表面を酸化して、その表面に２酸化
    シリコン層を形成する工程と、 (g) 上記エピタキシヤル層上に、20×10-7乃至50
    ×10-7／℃の熱膨張率と、1200℃以下の軟化点
    をもつガラスを配置する工程と、 (h) 上記ガラスが流動して上記溝を充填するよう
    に、上記工程(g)までで形成された構造体を1200
    ℃以下の温度で加熱する工程と、 (i) 上記ガラスにより充填された溝によつて分離
    された領域にバイポーラ・トランジスタを形成
    する工程を有する、 バイポーラ・トランジスタ装置の形成方法。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566172A (en) * 1984-02-24 1986-01-28 Gte Laboratories Incorporated Method of fabricating a static induction type recessed junction field effect transistor
US4543706A (en) * 1984-02-24 1985-10-01 Gte Laboratories Incorporated Fabrication of junction field effect transistor with filled grooves
FR2562326B1 (fr) * 1984-03-30 1987-01-23 Bois Daniel Procede de fabrication de zones d'isolation electrique des composants d'un circuit integre
US4609968A (en) * 1984-05-18 1986-09-02 Becton, Dickinson And Company Glass inlays for use in bonding semiconductor wafers
JPS618945A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
JPS6242432A (ja) * 1985-08-19 1987-02-24 Sanyo Electric Co Ltd 半導体装置の製造方法
JPS62208670A (ja) * 1986-03-07 1987-09-12 Toshiba Corp 半導体装置の製造方法
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
WO1988004106A1 (en) * 1986-11-24 1988-06-02 Xicor, Inc. Apparatus and method for forming self-aligned trench isolation
DE3751773T2 (de) * 1986-12-11 1996-11-28 Fairchild Semiconductor Modifiziertes isoplanares verfahren mit erhöhter dichte
FR2631488B1 (fr) * 1988-05-10 1990-07-27 Thomson Hybrides Microondes Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication
IT1227245B (it) * 1988-09-29 1991-03-27 Sgs Thomson Microelectronics Strato dielettrico di prima interconnessione per dispositivi elettronici a semiconduttore
US5244841A (en) * 1988-11-10 1993-09-14 Applied Materials, Inc. Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing
US5112776A (en) * 1988-11-10 1992-05-12 Applied Materials, Inc. Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US4952524A (en) * 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
US5422299A (en) * 1989-09-11 1995-06-06 Purdue Research Foundation Method of forming single crystalline electrical isolated wells
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US6008107A (en) * 1990-06-14 1999-12-28 National Semiconductor Corporation Method of planarizing integrated circuits with fully recessed isolation dielectric
GB2245420A (en) * 1990-06-20 1992-01-02 Philips Electronic Associated A method of manufacturing a semiconductor device
US5306940A (en) * 1990-10-22 1994-04-26 Nec Corporation Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film
US5290399A (en) * 1991-02-05 1994-03-01 Advanced Micro Devices, Inc. Surface planarizing methods for integrated circuit devices
JPH0574927A (ja) * 1991-09-13 1993-03-26 Nec Corp 半導体装置の製造方法
US5433794A (en) * 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
FR2717306B1 (fr) * 1994-03-11 1996-07-19 Maryse Paoli Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant.
US5960300A (en) * 1994-12-20 1999-09-28 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
WO1996024161A1 (en) * 1995-01-30 1996-08-08 The Whitaker Corporation Electronic device and process for making same
JP3258210B2 (ja) * 1995-08-31 2002-02-18 株式会社東芝 埋込素子分離基板およびその製造方法
US6320245B1 (en) * 1998-05-19 2001-11-20 Nec Corporation Radiation-hardened semiconductor device
US6221733B1 (en) * 1998-11-13 2001-04-24 Lattice Semiconductor Corporation Reduction of mechanical stress in shallow trench isolation process
US6194772B1 (en) * 1999-05-12 2001-02-27 United Microelectronics Corp. High-voltage semiconductor device with trench structure
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6214698B1 (en) * 2000-01-11 2001-04-10 Taiwan Semiconductor Manufacturing Company Shallow trench isolation methods employing gap filling doped silicon oxide dielectric layer
US6174754B1 (en) 2000-03-17 2001-01-16 Taiwan Semiconductor Manufacturing Company Methods for formation of silicon-on-insulator (SOI) and source/drain-on-insulator(SDOI) transistors
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
DE10222609B4 (de) * 2002-04-15 2008-07-10 Schott Ag Verfahren zur Herstellung strukturierter Schichten auf Substraten und verfahrensgemäß beschichtetes Substrat
US7491614B2 (en) * 2005-01-13 2009-02-17 International Business Machines Corporation Methods for forming channel stop for deep trench isolation prior to deep trench etch
DE102008034372B4 (de) 2008-07-23 2013-04-18 Msg Lithoglas Ag Verfahren zum Herstellen einer dielektrischen Schicht in einem elektroakustischen Bauelement sowie elektroakustisches Bauelement

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL153374B (nl) * 1966-10-05 1977-05-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting voorzien van een oxydelaag en halfgeleiderinrichting vervaardigd volgens de werkwijze.
US3534234A (en) * 1966-12-15 1970-10-13 Texas Instruments Inc Modified planar process for making semiconductor devices having ultrafine mesa type geometry
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
NL7204741A (ja) * 1972-04-08 1973-10-10
US3925572A (en) * 1972-10-12 1975-12-09 Ncr Co Multilevel conductor structure and method
US3966577A (en) * 1973-08-27 1976-06-29 Trw Inc. Dielectrically isolated semiconductor devices
GB1437112A (en) * 1973-09-07 1976-05-26 Mullard Ltd Semiconductor device manufacture
US4046605A (en) * 1974-01-14 1977-09-06 National Semiconductor Corporation Method of electrically isolating individual semiconductor circuits in a wafer
JPS5146083A (en) * 1974-10-18 1976-04-20 Hitachi Ltd Handotaisochino seizohoho
US4002511A (en) * 1975-04-16 1977-01-11 Ibm Corporation Method for forming masks comprising silicon nitride and novel mask structures produced thereby
JPS51145276A (en) * 1975-06-10 1976-12-14 Mitsubishi Electric Corp Semiconductor device
US3966514A (en) * 1975-06-30 1976-06-29 Ibm Corporation Method for forming dielectric isolation combining dielectric deposition and thermal oxidation
US3961999A (en) * 1975-06-30 1976-06-08 Ibm Corporation Method for forming recessed dielectric isolation with a minimized "bird's beak" problem
JPS5336471A (en) * 1976-09-17 1978-04-04 Hitachi Ltd Manufacture of semiconductor device
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
DE2739762C2 (de) * 1977-09-03 1982-12-02 SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg Verfahren zur Passivierung von Halbleiterkörpern
US4159915A (en) * 1977-10-25 1979-07-03 International Business Machines Corporation Method for fabrication vertical NPN and PNP structures utilizing ion-implantation
US4301324A (en) * 1978-02-06 1981-11-17 International Business Machines Corporation Glass-ceramic structures and sintered multilayer substrates thereof with circuit patterns of gold, silver or copper
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
US4170492A (en) * 1978-04-18 1979-10-09 Texas Instruments Incorporated Method of selective oxidation in manufacture of semiconductor devices
EP0011418A1 (en) * 1978-11-20 1980-05-28 THE GENERAL ELECTRIC COMPANY, p.l.c. Manufacture of electroluminescent display devices
US4222792A (en) * 1979-09-10 1980-09-16 International Business Machines Corporation Planar deep oxide isolation process utilizing resin glass and E-beam exposure
JPS56160050A (en) * 1980-05-14 1981-12-09 Fujitsu Ltd Semiconductor device and manufacture thereof
JPS5712533A (en) * 1980-06-26 1982-01-22 Fujitsu Ltd Manufacture of semiconductor device
JPS57133646A (en) * 1981-02-12 1982-08-18 Fujitsu Ltd Semiconductor integrated circuit device and manufacture thereof
EP0060205B1 (en) * 1981-03-16 1986-10-15 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Low temperature melting binary glasses for leveling surfaces of integrated circuits containing isolation grooves

Also Published As

Publication number Publication date
DE3279672D1 (en) 1989-06-08
EP0071204A2 (en) 1983-02-09
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EP0071204B1 (en) 1989-05-03
CA1166762A (en) 1984-05-01
US4506435A (en) 1985-03-26

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