JPH0460984A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0460984A JPH0460984A JP2167199A JP16719990A JPH0460984A JP H0460984 A JPH0460984 A JP H0460984A JP 2167199 A JP2167199 A JP 2167199A JP 16719990 A JP16719990 A JP 16719990A JP H0460984 A JPH0460984 A JP H0460984A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- level
- line
- sense amplifier
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000001052 transient effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101000650578 Salmonella phage P22 Regulatory protein C3 Proteins 0.000 description 1
- 101001040920 Triticum aestivum Alpha-amylase inhibitor 0.28 Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ダイナミック型半導体記憶装置において、感
知増幅器に入力するビット線からの微小信号を確保する
回路に関する。
知増幅器に入力するビット線からの微小信号を確保する
回路に関する。
従来の技術
近年、微細化技術の発達とともに、半導体記憶装置の高
集積化、大容量化がすすんでいる。中でも、ダイナミッ
ク型半導体記憶装置（以下ＤＲＡＭと称す）は、この流
れの中の最先端にある。
集積化、大容量化がすすんでいる。中でも、ダイナミッ
ク型半導体記憶装置（以下ＤＲＡＭと称す）は、この流
れの中の最先端にある。
ＤＲＡＭにおいては、１トランジスタと１キヤパシタか
らなるメモリセルに１ビツトのデータを電荷として蓄積
しておき、入力された行アドレスに対応したワード線を
トランジスタのゲートに入力することで、あらかじめプ
リチャージされたビット線にて情報を記憶したキャパシ
タを接続する。このときに発生するビット線の電位変化
を、ビット線と対をなすりアレンス線との間で感知増幅
器を用いて増幅してから出力回路へ転送する。
らなるメモリセルに１ビツトのデータを電荷として蓄積
しておき、入力された行アドレスに対応したワード線を
トランジスタのゲートに入力することで、あらかじめプ
リチャージされたビット線にて情報を記憶したキャパシ
タを接続する。このときに発生するビット線の電位変化
を、ビット線と対をなすりアレンス線との間で感知増幅
器を用いて増幅してから出力回路へ転送する。
以下、従来のＤＲＡＭの読み出し動作について図面を参
照しながら説明する。
照しながら説明する。
第３図は、従来のＤＲＡＭのメモリセルアレイ部と感知
増幅器の構成を示す回路図である。感知増幅器は、Ｎ型
トランジスタ（ＱＮｌ、Ｑ旧゛・・・・・・、 ＱＮｌ
ｎ、 ＱＮｍ’ ）とＰ型トランジスタ（Ｑｐ＋ 。
増幅器の構成を示す回路図である。感知増幅器は、Ｎ型
トランジスタ（ＱＮｌ、Ｑ旧゛・・・・・・、 ＱＮｌ
ｎ、 ＱＮｍ’ ）とＰ型トランジスタ（Ｑｐ＋ 。
Ｑｐ＋ ′・・・・・・、Ｑｐ、Ｑｐｍ’ ）とからな
る差動増幅回路で構成され、２本のビット線Ｂ１．、Ｂ
ＬＩＩｌとが１対の入力として接続している。各ヒツト
線には、トランスファゲートとなるＭＯＳ トランジス
タ（Ｑｌｌ、 Ｑ１０．・・・・・・、Ｑｍ、）を一方
の電極とし、他方を固定電極Ｖ。ｐとした情報記憶用キ
ャパシタ（ｍｃ＋＋、ｍＣｕ、 ・−・−、ｍＣｍｎ）
が接続されている。各トランスファゲートはワード線（
ＷＬ＋ 、ＷＬ２．−−、ＷＬｎ）の選択に対応して
制御される。また、感知増幅器のＰ型トランジスタの共
通ノードＳＡＰとＮ型トランジスタの共通ノードＳ’
Ａ Ｎは、それぞれ駆動用トランジスタＱＰ、ＱＮおよ
び平衡化用トランジスタＱ［！Ｑに接続されている。
る差動増幅回路で構成され、２本のビット線Ｂ１．、Ｂ
ＬＩＩｌとが１対の入力として接続している。各ヒツト
線には、トランスファゲートとなるＭＯＳ トランジス
タ（Ｑｌｌ、 Ｑ１０．・・・・・・、Ｑｍ、）を一方
の電極とし、他方を固定電極Ｖ。ｐとした情報記憶用キ
ャパシタ（ｍｃ＋＋、ｍＣｕ、 ・−・−、ｍＣｍｎ）
が接続されている。各トランスファゲートはワード線（
ＷＬ＋ 、ＷＬ２．−−、ＷＬｎ）の選択に対応して
制御される。また、感知増幅器のＰ型トランジスタの共
通ノードＳＡＰとＮ型トランジスタの共通ノードＳ’
Ａ Ｎは、それぞれ駆動用トランジスタＱＰ、ＱＮおよ
び平衡化用トランジスタＱ［！Ｑに接続されている。
上記構成要素を第３図の回路図に示す接続で構成した従
来のＤＲＡＭの動作について、図面を参照しながら説明
する。第４図は従来のＤＲＡＭの動作と波形を模式的に
示すタイミングチャートである。
来のＤＲＡＭの動作について、図面を参照しながら説明
する。第４図は従来のＤＲＡＭの動作と波形を模式的に
示すタイミングチャートである。
以下、データの読み出し動作を例に説明する。
まず、読み出し前の待機期間中は、第４図のタイミング
チャートの待機期間で示すように、クロックΦ１をＶＣ
Ｃとして平衡化用トランジスタＱＥＱをオンとし、クロ
ックΦ２をＯ，クロックΦ３をＶＣＣとしてプリチャー
ジトランジスタＱＮおよびＱｐをオフとすることで共通
ノードＳＡＰ （以下、単にＳＡＰと記す）と共通ノー
ド５ＡＮ（以下、単にＳＡＮと記す）は１／２Ｖｃｃに
設定された状態にあり、各感知増幅駆動用トランジスタ
Ｑ Ｎ Ｉ ＩＱＮ＋ ’ 、・・・・・・もオフの状
態にある。また、各ビット線ＢＬＩ、ＢＬ＋、・・・・
・・も平衡トランジスタおよびプリチャージトランジス
タを用いた手段（第３図に図示せず）で１／２Ｖｃｃに
設定されている。
チャートの待機期間で示すように、クロックΦ１をＶＣ
Ｃとして平衡化用トランジスタＱＥＱをオンとし、クロ
ックΦ２をＯ，クロックΦ３をＶＣＣとしてプリチャー
ジトランジスタＱＮおよびＱｐをオフとすることで共通
ノードＳＡＰ （以下、単にＳＡＰと記す）と共通ノー
ド５ＡＮ（以下、単にＳＡＮと記す）は１／２Ｖｃｃに
設定された状態にあり、各感知増幅駆動用トランジスタ
Ｑ Ｎ Ｉ ＩＱＮ＋ ’ 、・・・・・・もオフの状
態にある。また、各ビット線ＢＬＩ、ＢＬ＋、・・・・
・・も平衡トランジスタおよびプリチャージトランジス
タを用いた手段（第３図に図示せず）で１／２Ｖｃｃに
設定されている。
つぎに、ＤＲＡＭのアクセス動作時には、クロックΦ１
をＯとして平衡化用トランジスタをオフとすることでＳ
ＡＰとＳＡＮの連結を解く。次のタイミングでアドレス
入力に対応したワード線のレベルを立ち上げる。この立
ち上げでそのワード線に接続されたキャパシタがそれぞ
れビット線ＢＬＩ、 ＢＬ２・・・・・・に接続され、
記憶に対応した充電状態がビット線にレベル変化を与え
る。続くタイミングで、クロックΦ２をＶＣＣにするこ
とでＳＡＮをＯに、さらに、クロックΦ３をＯに設定す
ることでＳＡＰをＶｃｃに設定し、ノードに電源を供給
された各感知増幅器が前記レベル変化を検出し、増幅に
よりビット線のレベルをＶＣＣまたは０にまで変化させ
る。たとえば図の（ｂ）に示すように、ワード線Ｗ Ｌ
＋ をオンとしてトランジスタＱｕが導通し、図の（
ｇ）に示すように非充電状態であったキャパシタｍ（ｇ
ｌがビット線ＢＬ＋ に負のレベル変化ΔＶを与え、対
応するビット線ＢＬＩの１／２Ｖｃｃレベル（ワード線
での変化を受けていない）との差動増幅によりＯレベル
に移行し、一方、ＢＬＩ はＶｃｃに移行する。ワード
線Ｗ Ｌ ＋に関連する他のキャパシタｍｃ２＋、ｍＣ
，・・・・・・などについても同様の変化が起こる。た
とえば、図の（ｇ）はＢ Ｌ＋、 Ｂ Ｌ＋の変化を示
す。このようにしてワード線に対応するキャパシタの記
憶充電状態が各ビット線のレベル変化として読み出され
る。
をＯとして平衡化用トランジスタをオフとすることでＳ
ＡＰとＳＡＮの連結を解く。次のタイミングでアドレス
入力に対応したワード線のレベルを立ち上げる。この立
ち上げでそのワード線に接続されたキャパシタがそれぞ
れビット線ＢＬＩ、 ＢＬ２・・・・・・に接続され、
記憶に対応した充電状態がビット線にレベル変化を与え
る。続くタイミングで、クロックΦ２をＶＣＣにするこ
とでＳＡＮをＯに、さらに、クロックΦ３をＯに設定す
ることでＳＡＰをＶｃｃに設定し、ノードに電源を供給
された各感知増幅器が前記レベル変化を検出し、増幅に
よりビット線のレベルをＶＣＣまたは０にまで変化させ
る。たとえば図の（ｂ）に示すように、ワード線Ｗ Ｌ
＋ をオンとしてトランジスタＱｕが導通し、図の（
ｇ）に示すように非充電状態であったキャパシタｍ（ｇ
ｌがビット線ＢＬ＋ に負のレベル変化ΔＶを与え、対
応するビット線ＢＬＩの１／２Ｖｃｃレベル（ワード線
での変化を受けていない）との差動増幅によりＯレベル
に移行し、一方、ＢＬＩ はＶｃｃに移行する。ワード
線Ｗ Ｌ ＋に関連する他のキャパシタｍｃ２＋、ｍＣ
，・・・・・・などについても同様の変化が起こる。た
とえば、図の（ｇ）はＢ Ｌ＋、 Ｂ Ｌ＋の変化を示
す。このようにしてワード線に対応するキャパシタの記
憶充電状態が各ビット線のレベル変化として読み出され
る。
読み出しが完了したのち、リセット期間を経て最後にワ
ード線をオフにすることで、各ビット線のレベルが各キ
ャパシタに保持される。
ード線をオフにすることで、各ビット線のレベルが各キ
ャパシタに保持される。
発明が解決しようとする課題
このような従来の半導体記憶装置では、ワード線に対応
する多数のキャパシタの読み出し電流がＶＳＳ線に合流
する。このとき、ＶＳＳのインピーダンスにより前記Ｓ
ＡＮの立ち下がり変化に影響が発生し、差動増幅器の動
作に反映されることで、ビット線のレベル移行に遅延が
発生する問題がある。たとえば、前記の例において、キ
ャパシタｍ Ｃ２１が充電状態にあった場合について説
明する。第４図のタイミングチャートの（ｃ） 、 （
ｄ）に示すように、ワード線ＷＬＩを立ち上げてのち、
先にクロックΦ２をＶＣＣに立ち上げ、その後でクロッ
クΦ３をＯに立ち下げる動作でＳＡＮとＳＡＰを駆動す
るものとする。まず、ＷＬ＋ の立ち上げでＢＬＩにΔ
Ｖのレベル低下、ＢＬ２にΔＶのレベル増加が発生し、
ついで、ＳＡＮがＯに下がり始める。この時点で、ＳＡ
Ｐ、ＢＬＩ、ＢＬ２は１／２ＶＣＣのままであり、各作
動増幅器のＰ形トランジスタはそれぞれオフの状態にあ
り、Ｎ型の各トランジスタだけが、ゲートとＳＡＮ間の
電位差で動作する。このときにＮ形トランジスタがオン
となる電位差は前記ΔＶを超える値が必要な設計となっ
ている。したがって、タイミングチャートで示すように
、ワード線で発生したビット線の八Ｖの変化だけではレ
ベルの移行がない。つぎに、Φ２の立ち上がりでＳＡＮ
レベルが下降を開始すると、ＱＮ２’は最初から電位差
ΔＶをもってスタートするので、ＳＡＮのレベル低下に
ほぼ同時に電流を流し始め、ＢＬ２ もレベル低下を開
始する。また、ＱＮ２は電位差がＯからスタートするが
ＢＬによるゲートのレベル低下があるためにオフとなり
、ＢＬのレベルは１／２Ｖｃｃ＋ΔＶのままに終る。一
方、ＱはゲートがソースよりΔＶ低くて不利な電位差か
らスタートするのでＳＡＮの低下より遅れてレベル変化
を開始し、それまでは［のレベルは１／２Ｖｃｃのまま
である。ＱＮＩは電位差ＯからスタートするのでＳＡＮ
のレベル低下より遅れ、それまではＢＬのレベルは１／
２ＶＣＣ−ΔＶのままである。このような動作が多数の
キャパシタに対して行なわれるとき、ＱＮ２ ’の読み
出し電流に相当する電流が多数個のキャパシタに対応し
て発生するので、ＶＳＳ線のインピーダンスが高いとき
には（ｆ）に示ずようにΔＶＳＳなる電圧がＶＳＳに発
生し、ＳＡＮのレベルにも（ｅ）に示すようにレベルの
持ち上がりが発生する。この影響で、ＱＮとＱＮＩ ’
のレベル変化が阻害され、キャパシタの放電が完了して
ＳＡＮのレベルがＶＳＳに回復する時点までレベル変化
が遅延する。このあとで、クロックΦ３をＯに立ち上げ
てＳＡＰをＶＣＣに移行させることで、ＢＬ＋はＢＬ＋
、ＢＬ２はＢＬ２のレベル下降に対応してそれぞれＶＣ
Ｃに移行する。図に示した波形は、このような遅延を総
合した結果を示している。このようなビット線のレベル
変化遅延は、感知増幅器が動作マージンを得るまでに時
間を要することになり、高速アクセスの実現が困難とな
る。
する多数のキャパシタの読み出し電流がＶＳＳ線に合流
する。このとき、ＶＳＳのインピーダンスにより前記Ｓ
ＡＮの立ち下がり変化に影響が発生し、差動増幅器の動
作に反映されることで、ビット線のレベル移行に遅延が
発生する問題がある。たとえば、前記の例において、キ
ャパシタｍ Ｃ２１が充電状態にあった場合について説
明する。第４図のタイミングチャートの（ｃ） 、 （
ｄ）に示すように、ワード線ＷＬＩを立ち上げてのち、
先にクロックΦ２をＶＣＣに立ち上げ、その後でクロッ
クΦ３をＯに立ち下げる動作でＳＡＮとＳＡＰを駆動す
るものとする。まず、ＷＬ＋ の立ち上げでＢＬＩにΔ
Ｖのレベル低下、ＢＬ２にΔＶのレベル増加が発生し、
ついで、ＳＡＮがＯに下がり始める。この時点で、ＳＡ
Ｐ、ＢＬＩ、ＢＬ２は１／２ＶＣＣのままであり、各作
動増幅器のＰ形トランジスタはそれぞれオフの状態にあ
り、Ｎ型の各トランジスタだけが、ゲートとＳＡＮ間の
電位差で動作する。このときにＮ形トランジスタがオン
となる電位差は前記ΔＶを超える値が必要な設計となっ
ている。したがって、タイミングチャートで示すように
、ワード線で発生したビット線の八Ｖの変化だけではレ
ベルの移行がない。つぎに、Φ２の立ち上がりでＳＡＮ
レベルが下降を開始すると、ＱＮ２’は最初から電位差
ΔＶをもってスタートするので、ＳＡＮのレベル低下に
ほぼ同時に電流を流し始め、ＢＬ２ もレベル低下を開
始する。また、ＱＮ２は電位差がＯからスタートするが
ＢＬによるゲートのレベル低下があるためにオフとなり
、ＢＬのレベルは１／２Ｖｃｃ＋ΔＶのままに終る。一
方、ＱはゲートがソースよりΔＶ低くて不利な電位差か
らスタートするのでＳＡＮの低下より遅れてレベル変化
を開始し、それまでは［のレベルは１／２Ｖｃｃのまま
である。ＱＮＩは電位差ＯからスタートするのでＳＡＮ
のレベル低下より遅れ、それまではＢＬのレベルは１／
２ＶＣＣ−ΔＶのままである。このような動作が多数の
キャパシタに対して行なわれるとき、ＱＮ２ ’の読み
出し電流に相当する電流が多数個のキャパシタに対応し
て発生するので、ＶＳＳ線のインピーダンスが高いとき
には（ｆ）に示ずようにΔＶＳＳなる電圧がＶＳＳに発
生し、ＳＡＮのレベルにも（ｅ）に示すようにレベルの
持ち上がりが発生する。この影響で、ＱＮとＱＮＩ ’
のレベル変化が阻害され、キャパシタの放電が完了して
ＳＡＮのレベルがＶＳＳに回復する時点までレベル変化
が遅延する。このあとで、クロックΦ３をＯに立ち上げ
てＳＡＰをＶＣＣに移行させることで、ＢＬ＋はＢＬ＋
、ＢＬ２はＢＬ２のレベル下降に対応してそれぞれＶＣ
Ｃに移行する。図に示した波形は、このような遅延を総
合した結果を示している。このようなビット線のレベル
変化遅延は、感知増幅器が動作マージンを得るまでに時
間を要することになり、高速アクセスの実現が困難とな
る。
本発明は上記問題を解決するもので、ビット線のレベル
変化が速く、感知増幅器のマージンが確保され、高速ア
クセスのできるＤＲＡＭを提供することを目的とする。
変化が速く、感知増幅器のマージンが確保され、高速ア
クセスのできるＤＲＡＭを提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、従来のＤＲＡＭの
差動増幅器のビット線入力端とＶＳＳ線との間に動作補
償用のキャパシタを挿入するものとする。
差動増幅器のビット線入力端とＶＳＳ線との間に動作補
償用のキャパシタを挿入するものとする。
作用
本発明は上記構成により、動作補償用キャパシタが、ビ
ット線対のレベルをＶＳＳの変動に合わせて変化させ、
感知増幅器のＮ型トランジスタのソースレベルの変動を
相殺し、動作の遅延を減少させる。
ット線対のレベルをＶＳＳの変動に合わせて変化させ、
感知増幅器のＮ型トランジスタのソースレベルの変動を
相殺し、動作の遅延を減少させる。
実施例
以下、本発明の一実施例の半導体記憶装置について、図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は本発明の一実施例のＤＲＡＭのメモリセルアレ
イ部と感知増幅器の構成を示す回路図である。感知増幅
器は、Ｎ型トランジスタＱＮＩ 。
イ部と感知増幅器の構成を示す回路図である。感知増幅
器は、Ｎ型トランジスタＱＮＩ 。
Ｑ旧′、・・・・・・＋ ＱＮＩＩＩＩ ＱＮｍ ’と
Ｐ型トランジスタＱｐ＋、 Ｑｐ＋ ’ 、・・・・・
・＋ Ｑｐｍ＋ Ｑｐｍ′とからなる差動増幅回路で構
成され、２本のビット線ＢＬｍ「πとが１対のビット線
の入力として接続されている。各ビット線には、トラン
スファゲートとなるＭＯＳ）ランジスタ（Ｑ ＋ ＋
＋ Ｑ Ｉ ２１・・・・・・Ｑ、ｎ）を介して情報記
憶用キャパシタ（ｍＣ＋＋。
Ｐ型トランジスタＱｐ＋、 Ｑｐ＋ ’ 、・・・・・
・＋ Ｑｐｍ＋ Ｑｐｍ′とからなる差動増幅回路で構
成され、２本のビット線ＢＬｍ「πとが１対のビット線
の入力として接続されている。各ビット線には、トラン
スファゲートとなるＭＯＳ）ランジスタ（Ｑ ＋ ＋
＋ Ｑ Ｉ ２１・・・・・・Ｑ、ｎ）を介して情報記
憶用キャパシタ（ｍＣ＋＋。
ｍｃｕ＋・・・・・・、ｍＣｍｎ）の一端が接続され、
前記キャパシタの他端は固定電極ＶＰに接続されている
。各トランスファゲートはワード線（Ｗ Ｌ Ｈ＋ＷＬ
２ 、・・・・・・、ＷＬｏ＞の選択に対応して制御さ
れる。また、感知増幅器のＰ型トランジスタの共通ノー
ドＳＡＰとＮ型トランジスタの共通ノードＳＡＮは、そ
れぞれ駆動用トランジスタＱｐ 。
前記キャパシタの他端は固定電極ＶＰに接続されている
。各トランスファゲートはワード線（Ｗ Ｌ Ｈ＋ＷＬ
２ 、・・・・・・、ＷＬｏ＞の選択に対応して制御さ
れる。また、感知増幅器のＰ型トランジスタの共通ノー
ドＳＡＰとＮ型トランジスタの共通ノードＳＡＮは、そ
れぞれ駆動用トランジスタＱｐ 。
ＱＮおよび平衡化用トランジスタＱＥＱが接続されてい
る。さらに、駆動用トランジスタＱＮのソース電極とな
る接地電位部く以下ＶＳＳと称する）と各ビット線との
間に結合用容量素子（Ｃ＋、Ｃ＋・・・・・・、Ｃｍ、
Ｃｍ゛）を設ける。このように、本発明の半導体記憶装
置は従来の装置に前記容量素子ＣＩ＋ ＣＩ ’ ｒ・
・・・・・、 ｃ、ｃＩｎ’を設けたことにある。以下
、本発明の実施例の装置の動作について第２図のタイミ
ングチャートを参照しながら説明する。
る。さらに、駆動用トランジスタＱＮのソース電極とな
る接地電位部く以下ＶＳＳと称する）と各ビット線との
間に結合用容量素子（Ｃ＋、Ｃ＋・・・・・・、Ｃｍ、
Ｃｍ゛）を設ける。このように、本発明の半導体記憶装
置は従来の装置に前記容量素子ＣＩ＋ ＣＩ ’ ｒ・
・・・・・、 ｃ、ｃＩｎ’を設けたことにある。以下
、本発明の実施例の装置の動作について第２図のタイミ
ングチャートを参照しながら説明する。
待機時において、トランジスタＱｐとＱＮは共にオフ状
態にあり、平衡化用トランジスタＱＥＱによってＳＡＮ
とＳＡＰのレベルは共に１／２Ｖｃｃの状態にある。こ
れらに接続する感知増幅器と、各ビット線は従来例と同
様に１／２Ｖｃｃ状態にある。ＤＲＡＭが動作状態にな
ると、クロックΦをＬ”レベルに立ち上げて、平衡化用
トランジスタＱＥＱをオフとする。また、各ビット線は
、それぞれに対応した平衡化用トランジスタ、プリチャ
ージ用トランジスタ（第１図に図示せず）をオフとして
解放する。読み出しアクセスにおいて、アドレス入力に
対応してワード線Ｗ Ｌ ＋が立ち上がる。Ｗ Ｌ ＋
につながるＭＯＳ）ランジスタＱｌｌＩ Ｑ２＋１・
・・・・・＋Ｑｍ＋がオンして、それぞれにつながる情
報記憶用容量素子ｍＣ＋＋、ｍｃ２＋＋・・・・・’
、 ｍ Ｃｖｎ ｌとビット線ＢＬＩ、ＢＬ２．・・・
・・・、ＢＬＩＩｌとがそれぞれ接続され、各ビット線
上に容量素子内のデータに応じた電位変化が生じる。い
ま、ＢＬ＋は１／２Ｖｃｃから電位がΔＶだけ低下して
、ＢＬ２では１／２ＶｃｃからΔＶだけ電位が上昇した
ものとする。この電位変化を、対となるＢ Ｌ＋ 、
Ｂ Ｌ２ 、 ・・・−、Ｂ Ｌｍの１／２Ｖｃｃレベ
ルをリファレンスとして感知増幅器で増幅するために、
駆動用トランジスタＱＮをクロックΦ２によってオンと
する。各感知増幅器のＮ型トランジスタを介して各ビッ
ト線から電荷が流れ込んでくるが、ＤＲＡＭ内部のＶＳ
Ｓ用配線によるインピーダンス成分のためにＶＳＳレベ
ルがＯからΔＶＳＳだけ上昇してしまい、トランジスタ
ＱＮを介してこのＶＳＳレベルの上昇がノードＳＡＮの
レベルの上昇となって感知増幅器にまで到達する。この
とき、ビット線対ＢＬ＋ 、ＢＬ＋ 、−−、ＢＬｍ。
態にあり、平衡化用トランジスタＱＥＱによってＳＡＮ
とＳＡＰのレベルは共に１／２Ｖｃｃの状態にある。こ
れらに接続する感知増幅器と、各ビット線は従来例と同
様に１／２Ｖｃｃ状態にある。ＤＲＡＭが動作状態にな
ると、クロックΦをＬ”レベルに立ち上げて、平衡化用
トランジスタＱＥＱをオフとする。また、各ビット線は
、それぞれに対応した平衡化用トランジスタ、プリチャ
ージ用トランジスタ（第１図に図示せず）をオフとして
解放する。読み出しアクセスにおいて、アドレス入力に
対応してワード線Ｗ Ｌ ＋が立ち上がる。Ｗ Ｌ ＋
につながるＭＯＳ）ランジスタＱｌｌＩ Ｑ２＋１・
・・・・・＋Ｑｍ＋がオンして、それぞれにつながる情
報記憶用容量素子ｍＣ＋＋、ｍｃ２＋＋・・・・・’
、 ｍ Ｃｖｎ ｌとビット線ＢＬＩ、ＢＬ２．・・・
・・・、ＢＬＩＩｌとがそれぞれ接続され、各ビット線
上に容量素子内のデータに応じた電位変化が生じる。い
ま、ＢＬ＋は１／２Ｖｃｃから電位がΔＶだけ低下して
、ＢＬ２では１／２ＶｃｃからΔＶだけ電位が上昇した
ものとする。この電位変化を、対となるＢ Ｌ＋ 、
Ｂ Ｌ２ 、 ・・・−、Ｂ Ｌｍの１／２Ｖｃｃレベ
ルをリファレンスとして感知増幅器で増幅するために、
駆動用トランジスタＱＮをクロックΦ２によってオンと
する。各感知増幅器のＮ型トランジスタを介して各ビッ
ト線から電荷が流れ込んでくるが、ＤＲＡＭ内部のＶＳ
Ｓ用配線によるインピーダンス成分のためにＶＳＳレベ
ルがＯからΔＶＳＳだけ上昇してしまい、トランジスタ
ＱＮを介してこのＶＳＳレベルの上昇がノードＳＡＮの
レベルの上昇となって感知増幅器にまで到達する。この
とき、ビット線対ＢＬ＋ 、ＢＬ＋ 、−−、ＢＬｍ。
ＢＬｍは結合用容量素子ＣＩ、ＣＩ’、・・・・・・＋
Ｃｍ＋ＣＩＩＩ゛てＶＳＳ線に接続されているために、
ＶＳＳレベルの上昇変化分ΔＶＳＳはビット線対の電位
も上昇させ、その効果により、各感知増幅器のＮ型トラ
ンジスタのソースとゲート間電位においてΔＶＳＳ変化
が相殺される。したがって、第２図の（ｇ）と（ｈ）に
示す感知増幅器によるピッｉ・線対間の電位差の増幅は
ＢＬ＋ 、ＢＬ＋ はＢＬ２ 、ＢＬ２に比べて遅れる
ことなく同時に進行していく。それに続けて、プルアッ
プ用トランジスタＱｐがクロックΦ３によってオンとな
り、″“Ｈ”側のビット線はＶＣＣレベルまで上昇する
。こうして、ビット線のレベルが“Ｌ ”側がＯｌ“Ｈ
”側がＶＣＣの電源レベルに確定した後にＷ Ｌ ＋が
立ち下がってＭＯ８ｈラントランジスタ、 Ｑ２＋、・
・・・・・、Ｑ、、１１がオフして情報記憶用容量素子
に情報となる電荷が蓄積される。
Ｃｍ＋ＣＩＩＩ゛てＶＳＳ線に接続されているために、
ＶＳＳレベルの上昇変化分ΔＶＳＳはビット線対の電位
も上昇させ、その効果により、各感知増幅器のＮ型トラ
ンジスタのソースとゲート間電位においてΔＶＳＳ変化
が相殺される。したがって、第２図の（ｇ）と（ｈ）に
示す感知増幅器によるピッｉ・線対間の電位差の増幅は
ＢＬ＋ 、ＢＬ＋ はＢＬ２ 、ＢＬ２に比べて遅れる
ことなく同時に進行していく。それに続けて、プルアッ
プ用トランジスタＱｐがクロックΦ３によってオンとな
り、″“Ｈ”側のビット線はＶＣＣレベルまで上昇する
。こうして、ビット線のレベルが“Ｌ ”側がＯｌ“Ｈ
”側がＶＣＣの電源レベルに確定した後にＷ Ｌ ＋が
立ち下がってＭＯ８ｈラントランジスタ、 Ｑ２＋、・
・・・・・、Ｑ、、１１がオフして情報記憶用容量素子
に情報となる電荷が蓄積される。
以上の実施例のＤＲＡＭによれば、各ビット線をＶＳＳ
にキャパシタンスで接続する手段により、読み出し電流
がＶＳＳ線に発生させる電位変化の影響をなくし、ビッ
ト線の立ち下がり動作の遅延をなくすることができ、ア
クセスを高速に行なうことができる。
にキャパシタンスで接続する手段により、読み出し電流
がＶＳＳ線に発生させる電位変化の影響をなくし、ビッ
ト線の立ち下がり動作の遅延をなくすることができ、ア
クセスを高速に行なうことができる。
発明の効果
以上の実施例から明らかなように、ビット情報をワード
線とビット線の電位変化で入出力する電荷の蓄積状態で
記憶する記憶手段と、前記記憶手段のビット線に接続し
て電荷を入出力する感知増幅器と前記感知増幅器の駆動
電源をクロックの制御で電源線から供給する電源手段と
を半導体基板上に備えた半導体記憶装置において、前記
ビット線を前記電源線であって読み出し電流の流れ込み
側に補償キャパシタで接続した半導体記憶装置とするこ
とにより、読み出し電流による電源線の過渡的電位変化
の影響を除去し、ビット線の読み出し電位変化の遅延１
をな（することができ、高速アクセスができる効果があ
る。
線とビット線の電位変化で入出力する電荷の蓄積状態で
記憶する記憶手段と、前記記憶手段のビット線に接続し
て電荷を入出力する感知増幅器と前記感知増幅器の駆動
電源をクロックの制御で電源線から供給する電源手段と
を半導体基板上に備えた半導体記憶装置において、前記
ビット線を前記電源線であって読み出し電流の流れ込み
側に補償キャパシタで接続した半導体記憶装置とするこ
とにより、読み出し電流による電源線の過渡的電位変化
の影響を除去し、ビット線の読み出し電位変化の遅延１
をな（することができ、高速アクセスができる効果があ
る。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体記憶装置の構成を示
す回路図、第２図は本発明の一実施例の半導体記憶装置
の動作を示すタイミングチャート、第３図は従来の半導
体記憶装置の構成を示す回路図、第４図は従来の半導体
記憶装置の動作を示すタイミングチャートである。 １・・・・・・記憶手段、２・・・・・・ワード線、３
・・・・・・ビット線、４・・・・・・クロック、５・
・・・・・電源手段、６・・・・・・補償キャパシタ、
７・・・・・・電源線（読み出し電流の流れ込み側〉。
す回路図、第２図は本発明の一実施例の半導体記憶装置
の動作を示すタイミングチャート、第３図は従来の半導
体記憶装置の構成を示す回路図、第４図は従来の半導体
記憶装置の動作を示すタイミングチャートである。 １・・・・・・記憶手段、２・・・・・・ワード線、３
・・・・・・ビット線、４・・・・・・クロック、５・
・・・・・電源手段、６・・・・・・補償キャパシタ、
７・・・・・・電源線（読み出し電流の流れ込み側〉。
Claims (1)
- ビット情報をワード線とビット線の電位変化で入出力す
る電荷の蓄積状態で記憶する記憶手段と、前記記憶手段
のビット線に接続して電荷を入出力する感知増幅器と、
前記感知増幅器の駆動電源をクロックの制御で電源線か
ら供給する電源手段とを半導体基板上に備えた半導体記
憶装置において、前記ビット線を前記電源線であって読
み出し電流の流れ込み側に補償キャパシタで接続した半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167199A JPH0460984A (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶装置 |
| DE69123294T DE69123294T2 (de) | 1990-06-25 | 1991-06-24 | Halbleiterspeicheranordnung |
| EP91110358A EP0464548B1 (en) | 1990-06-25 | 1991-06-24 | Semiconductor memory device |
| US08/166,158 US5406512A (en) | 1990-06-25 | 1993-12-13 | Semiconductor memory device using compensation capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167199A JPH0460984A (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460984A true JPH0460984A (ja) | 1992-02-26 |
Family
ID=15845264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167199A Pending JPH0460984A (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5406512A (ja) |
| EP (1) | EP0464548B1 (ja) |
| JP (1) | JPH0460984A (ja) |
| DE (1) | DE69123294T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430671A (en) * | 1993-04-09 | 1995-07-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US5452244A (en) * | 1994-08-10 | 1995-09-19 | Cirrus Logic, Inc. | Electronic memory and methods for making and using the same |
| JP3400181B2 (ja) * | 1995-04-25 | 2003-04-28 | ローム株式会社 | 半導体装置およびその製造方法 |
| US5608249A (en) * | 1995-11-16 | 1997-03-04 | Micron Technology, Inc. | Reduced area storage node junction |
| KR100231404B1 (ko) * | 1996-02-22 | 1999-11-15 | 가네꼬 히사시 | 다수의 값을 갖는 소형 반도체 메모리 디바이스 |
| DE19735136C1 (de) * | 1997-08-13 | 1998-10-01 | Siemens Ag | Schaltungsanordnung für die Bewertung des Dateninhalts von Speicherzellen |
| US6201272B1 (en) | 1999-04-28 | 2001-03-13 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| US6124199A (en) * | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| US6399975B1 (en) * | 2001-03-07 | 2002-06-04 | Megic Corporation | Wide bit memory using post passivation interconnection scheme |
| WO2003021975A2 (de) * | 2001-08-28 | 2003-03-13 | Siemens Aktiengesellschaft | Baugruppe, rückwand sowie bidirektionaler multiplexer |
| CN1901162B (zh) | 2005-07-22 | 2011-04-20 | 米辑电子股份有限公司 | 连续电镀制作线路组件的方法及线路组件结构 |
| US8310859B2 (en) | 2008-09-30 | 2012-11-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device having balancing capacitors |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4584672A (en) * | 1984-02-22 | 1986-04-22 | Intel Corporation | CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge |
| JPS60239993A (ja) * | 1984-05-12 | 1985-11-28 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| EP0200500A3 (en) * | 1985-04-26 | 1989-03-08 | Advanced Micro Devices, Inc. | Cmos memory bias systems |
| JPS63133394A (ja) * | 1986-11-21 | 1988-06-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPS63183691A (ja) * | 1987-01-26 | 1988-07-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0344752B1 (en) * | 1988-06-01 | 1993-03-10 | Nec Corporation | Semiconductor memory device with high speed sensing facility |
-
1990
- 1990-06-25 JP JP2167199A patent/JPH0460984A/ja active Pending
-
1991
- 1991-06-24 EP EP91110358A patent/EP0464548B1/en not_active Expired - Lifetime
- 1991-06-24 DE DE69123294T patent/DE69123294T2/de not_active Expired - Fee Related
-
1993
- 1993-12-13 US US08/166,158 patent/US5406512A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0464548B1 (en) | 1996-11-27 |
| DE69123294T2 (de) | 1997-05-07 |
| DE69123294D1 (de) | 1997-01-09 |
| EP0464548A3 (en) | 1993-08-11 |
| EP0464548A2 (en) | 1992-01-08 |
| US5406512A (en) | 1995-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5650970A (en) | semiconductor memory device having a flash write function | |
| JP3399787B2 (ja) | 半導体記憶装置 | |
| JPS6137704B2 (ja) | ||
| JPS60239993A (ja) | ダイナミツク型半導体記憶装置 | |
| JP2000331478A (ja) | メモリデバイス | |
| JPH0352187A (ja) | ダイナミック型ランダムアクセスメモリ | |
| US5406512A (en) | Semiconductor memory device using compensation capacitors | |
| JP3753972B2 (ja) | 半導体記憶装置 | |
| US4409672A (en) | Dynamic semiconductor memory device | |
| JPH0522316B2 (ja) | ||
| US4736343A (en) | Dynamic RAM with active pull-up circuit | |
| JPH04184787A (ja) | ダイナミック型半導体記憶装置 | |
| JP2814862B2 (ja) | 半導体記憶装置 | |
| JP2698232B2 (ja) | 半導体記憶装置 | |
| JPS62129997A (ja) | ダイナミツクｒａｍ | |
| JP2810398B2 (ja) | 半導体メモリ | |
| KR960006381B1 (ko) | 반도체 메모리 장치의 비트라인 센스 증폭회로 및 그 방법 | |
| JP2707828B2 (ja) | ダイナミックメモリ | |
| US20230410885A1 (en) | Apparatuses and methods for controlling sense amplifier operation | |
| JP2643298B2 (ja) | 半導体メモリのセンスアンプ駆動装置及びその駆動方法 | |
| JPH0449194B2 (ja) | ||
| JP2995219B2 (ja) | 動的等速呼出記憶装置 | |
| JPS6137707B2 (ja) | ||
| JP2861198B2 (ja) | 半導体記憶装置の制御方法 | |
| JP2985031B2 (ja) | 動的等速呼出記憶装置の操作法 |