JP2995219B2 - 動的等速呼出記憶装置 - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、半導体集積回路、ことに動的記憶セルを利
用する等速呼出し記憶装置に関する。 （従来技術とその問題点） 従来の動的等速呼出記憶装置回路の動作は、クリステ
ニアン（Christeneon）を発明者とする米国特許第3,58
8,844号及び同第3,514,765号とウォールストロム（Wahl
strom）を発明者とする米国特許第3,699,537号とプレー
ブスティング（Proebsting）等を発明者とする米国特許
第3,902,082号及び同第3,969,706号との各明細書に記載
されている。ウォールストロム及びプレーブスティング
の特許明細書に示してあるように、各記憶セルを接続し
た各ビット線の差動電圧を検知するのにセンス増幅器を
使うのが普通である。記憶セルのビット線への接続によ
りこのビット線の前回に生じた電圧を変え各ビット線の
差動電圧として所望のデータ状態が生ずる。しかしビッ
ト線への記憶セルの接続により生ずるこのビット線の電
圧変化は極めてわずかで、このようなわずかな電圧変化
の検出は動的等速呼出記憶装置の構造に切実な問題を生
じている。又別の問題として電気的雑音が、ビット線に
より接受され、この電気的雑音が記憶セルにより生ずる
所望の電圧オフセットをいつわるようになる。さらに集
積回路の製造公差により不つりあいのビット線が生じ記
憶セルの読出しの妨げになる。 これ等の問題に応答して従来記憶装置の各ビット線に
ダミー・セルを協働させることが行われている。ダミー
・セルは、与えられた電圧状態にプリチャージ（precha
rge）され、各記憶サイクル中に各対のビット線内の選
択されてないビット線に接続される。しかし多数個のダ
ミー・セルと共にその協働する回路を設ける場合は、集
積回路の寸法が増し回路がさらに複雑になる。 前記の問題のために、このような寸法でビット線ごと
のダミー・セルを必要としないように動作し、これと同
時に各記憶セルに記憶した電圧状態の信頼性のある識別
できる動的等速呼出記憶装置が必要とされている。 （本発明による問題点の解決） 本発明は次のステップで動的等速呼出記憶装置を動作
させる方法を提供するものである。第１のデータ状態に
対応する高い電圧状態、又は第２のデータ状態に対応す
る低い電圧状態を動的記憶セルに記憶する。この記憶セ
ルは、次いで１対のビット線を中間の電圧状態にセット
した後に、これ等のビット線の一方に接続される。低電
圧を記憶する記憶セルをビット線に接続するときは、こ
のビット線の電圧は低下する。高電圧を記憶する記憶セ
ルをビット線に接続するときは、このビット線の電圧は
上昇する。一方のビット線の電圧状態が、このビット線
への記憶セルの接続により変えられているときは、対の
ビット線のうちの相手のビット線はセットされた中間の
電圧状態に実質的に保たれる。記憶セルをビット線の一
方に接続した後、最低の電圧を持つビット線は低い電圧
状態に駆動され、そして他方のビット線は高い電圧状態
に駆動される。記憶セルは対応するビット線を低い電圧
状態又は高い電圧状態に駆動した後、対応ビット線から
接続を切られる。この記憶セルを対応ビット線から接続
を切った後、各ビット線を相互に接続し新らたなサイク
ルの準備として中間の電圧状態にする。 （実施例） 本発明による動的等速呼出記憶装置を第１図に例示し
てある。記憶装置10にはアドレス線12の群を経て記憶ア
ドレスを送る。アドレス線12は、行デコーダ14のような
複数個の各行デコーダに設けてある。各アドレス線12
は、デコーダ16,17のような複数の各列デコーダに接続
されている。選択された行線に対するアドレスビット
は、記憶サイクル中に各線12を経て１度に並列に供給さ
れる。又選択された列に対するアドレスビットは、記憶
サイクル中に各線12を経て遅れて供給される。このこと
は第２図に示したアドレス波形A₀〜A_nにより例示してあ
る。 行アドレスビットは、デコーダ14のような行デコーダ
を選択し、行線18を起動させる。行線18は、アクセス・
トランジスタ24及び記憶コンデンサ26を備えた動的記憶
セル22に接続してある。アクセス・トランジスタ24のゲ
ート端子は行線18に接続され、アクセス・トランジスタ
24のソース端子は記憶コンデンサ26の第１の端子に接続
されている。記憶コンデンサ26の残りの端子は、接地接
続部（node）28に接続されている。アクセス・トランジ
スタ24のドレイン端子は、ビット線30に接続されてい
る。 行線20は、行デコーダ21によりチャージ（charge）さ
れ、動的記憶セル32に接続されている。動的記憶セル32
は、アクセス・トランジスタ34及び記憶コンデンサ36を
備えている。アクセス・トランジスタ34のゲート端子は
線20に接続され、そのソース端子は記憶コンデンサ36の
第１の端子に接続されている。記憶コンデンサ36の残り
の端子は、接地接続部28に接続されている。アクセス・
トランジスタ34のドレイン端子は、ビット線38に接続さ
れている。 行線18を高電圧状態に駆動するときは、対応するアク
セス・トランジスタ24が起動させられ、ビット線30及び
記憶コンデンサ26間に導電性径路が形成される。行デコ
ーダにより選択された行線の電圧は、第２図に示したタ
イミング信号40により例示してある。センス増幅器44
は、ラッチ接続部46を経て伝送されるラッチ信号に応答
して起動させられる。ラッチ信号Ｌは、第２図に波形48
として例示してある。 記憶装置10は、トランジスタ50,52を持つ平衡回路を
備えている。トランジスタ50のソース端子及びドレイン
端子は、ビット線30及びラッチ接続部46の間に接続さ
れ、そしてトランジスタ52のソース端子及びドレイン端
子は、ビット線38及びラッチ接続部46間に接続されてい
る。各トランジスタ50,52のゲート端子は、平衡信号Ｅ
を受ける接続部54に接続されている。平衡信号Ｅは、第
２図に波形56として例示してある。平衡信号Ｅが高い電
圧状態にセットされるときは、各トランジスタ50,52は
ターンオンされ、各ビット線30,38を接続部46に接続す
る。 プルアップ回路60は、線62を経てビット線30に接続さ
れている。プルアップ回路60は、第２図にそれぞれ波形
63,64,66として例示したプリチャージ信号せ、P₀、P₁に
応答して動作する。同様なプルアップ回路68は、ビット
線38に線70を経て接続されている。各プルアップ回路6
0,68は、対応するビット線の電圧が前もつてセットされ
た電圧レベルより高いときを検出し、プリチャージ信号
を受け取るときは、後述のようにビット線を供給電圧ま
で引き上げる。 各ビット線には、各記憶セル内に又これ等の記憶セル
からデータ状態を送る列トランジスタを設けてある。列
トランジスタ74のソース端子及びドレイン端子は、ビッ
ト線30及び入出力線76の間に接続されている。列トラン
ジスタ74のゲート端子は、列デコーダ16に接続されてい
る。同様に列トランジスタ80のドレイン端子及びソース
端子は、ビット線38及び入出力線82の間に接続されてい
る。列トランジスタ80のゲート端子は、列デコーダ16と
同様に同じ列アドレス信号に応答する列デコーダ17に接
続されている。各列デコーダ16,17は、アドレス線12を
経て受け取る列アドレスビットに応答して、選択された
列トランジスタを起動させ、アドレス指定した記憶セル
に又この記憶セルからデータ状態を伝送する。 入出力線76,82は、各記憶セル内に書込まれ又これ等
の記憶セルから読出されるデータ状態を伝送する作用を
する入出力回路84に接続されている。データ作用は、外
部の回路からデータ入力端子86を経て受け取られ、外部
回路にデータ出力端子87を経て伝送される。 次に本発明による動的等速呼出記憶装置10の動作を第
１図、第２図、第３図及び第４図について述べる。この
回路は5.0Vの電源により動作するものとする。記憶サイ
クルは、行アドレスストローブ（RAS）信号90により開
始される。RAS信号90は高レベルから低レベルに推移す
る際に起動状態になる。行アドレスビットは、行でこー
だ14に波形92aにより示すように供給される。行アドレ
スビットは、RAS信号が起動状態になる直後に受け取ら
れる。行デコーダ14は、行使用可能信号40を選択された
行線に送る。 行使用可能信号40が5Vのレベルになるときは、記憶セ
ル22内のアクセス・トランジスタ24は導通状態になり、
記憶コンデンサ26をビット線30に接続する。ビット線3
0,38は、波形96により示すように、約2.0Vの電圧レベル
に前もつて平衡させてある。記憶コンデンサ26が、前も
つて5.0Vの記憶されたレベルに帯電していれば、ビット
線30は、記憶コンデンサ26とビット線30との間の電荷共
用のために第２図の波形96aにより示すように約2.3Vに
駆動される。しかし記憶コンデンサ26が前もつて地電位
に放電されていれば、ビット線30は波形96bにより示す
ように約1.8Vになる。 記憶セル22をビット線30に接続した後、波形48として
示したラッチ信号Ｌは地電位になる。センス増幅器44
は、これに接続され低い方の電圧にある一方のビット線
を地電位にすることによりラッチ信号に応答する。コン
デンサ26が前もつて放電されていれば、ビット線30の電
圧は、この電圧を地電位にした場合に波形96bで示した
ようになる。しかし記憶コンデンサ26が波形96aで示す
ように記憶された高い電圧レベルに帯電していれば、ビ
ット線30は、センス増幅器44の動作により影響を受けな
い。しかしビット線30が波形96aにより示した電圧に上
昇していれば、ビット線30は波形98として示したビット
線38の電圧を越え、ビット線38は波形98aにより示すよ
うに地電位になる。しかしビット線30の電圧を記憶コン
デンサ26により引き下げてあれば、ビット線38の平衡電
圧はセンス増幅器44により影響を受けない。この状態は
波形98bで示してある。 センス増幅器44がビット線の一方を地電位に引き下げ
た後、又プリチャージ信号Ｐによりプルアップ回路60,6
8をプリチャージした後、プリチャージ信号P₀、P₁が受
け取られ、プルアップ回路60,68を起動させる。各プル
アップ回路60,68は、各ビット線のうちのどの１つのビ
ット線の電圧が前もつてセットされた電圧より高いかを
検出する。ビット線の１つは地電位になり、他方のビッ
ト線は、平衡電圧になるか又は高電圧を記憶した記憶コ
ンデンサに接続することにより生ずる上昇電圧になる。
高電圧を持つビット線は、供給電圧まで引き上げられ
る。記憶セルから高い電荷を受け取ったビット線に対
し、この状態は波形96aにより示してある。平衡電圧に
あつたビット線に対しては波形98bにより示してある。
このときにはビット線に接続してある記憶コンデンサ
は、そのもとの電圧にもどつている。 ビット線の一方を供給電圧に駆動し他方のビット線を
地電位にしたときに、列トランジスタ74,80はターンオ
ンされ、各ビット線30,38をそれぞれ入出力線76,82に接
続する。各ビット線の電圧状態は、各入出力線を経て入
出力回路84に伝送される。入出力回路84は、入出力線7
6,82間の差動電圧を検出するようにセンス増幅器を備え
ている。入出力回路内のセンス増幅器は、記憶セル内に
記憶される電圧状態を測定し、この電圧状態をデータ出
力線87を経て伝送する。 ビット線の一方を地電位にし、他方のビット線を供給
電圧にした後、記憶セル内のデータ状態はふたたび記憶
される。そして行線18は地電位にもどり、記憶コンデン
サの電荷を分離する。次いでこれ等のビット線は浮遊状
態にさせられる。次いで平衡信号56を、各トランジスタ
50,52のゲート端子に加え、各トランジスタ50,52を導通
させ、ビット線30をビット線38にラッチ接続部46を経て
接続する。この接続により電荷を各ビット線に共用し、
これ等のビット線が平衡させられて、供給電圧及び地電
位間のほぼ中間の電圧になる。このことは波形96,98の
両方で示してある。この場合各波形96,98は、2Vの平衡
電圧にもどる。 第１図に示したセンス増幅器44に対する代表的回路を
第３図に例示してある。パス・トランジスタ104のソー
ス端子及びドレイン端子は、ビット線30及び接続部106
の間に接続されている。第２のパス・トランジスタ108
はソース端子及びドレイン端子は、ビット線38及び接続
部110の間に接続されている。両トランジスタ104,108の
ゲート端子は、供給電圧V_CCのような高電圧源に接続さ
れている。各トランジスタ104,108はつねに導通してお
り、抵抗器として作用する。トランジスタ112のドレイ
ン端子は接続部106に接続され、ソース端子は接続部46
に接続され、ゲート端子は接続部106に接続されてい
る。 センス増幅器の動作は、記憶セルがビット線の一方、
すなわち線30又は線38に接続された後に、生ずる。ビッ
ト線の一方は、この場合他方のビット線より高い電圧に
なる。たとえばビット線30が高い方の電圧になるものと
する。ラッチ信号により接続部46を徐徐に地電位にする
ときは、トランジスタ114のゲートからソースへのバイ
アスが、トランジスタ112のゲートからソースへのバイ
アスより大きいから、トランジスタ114の方が、トラン
ジスタ112より前にターンオンされる。トランジスタ114
が導通するときは、接続部110はトランジスタ114を経て
ラッチ接続部46にディスチャージ（discharge）され
る。接続部110がディスチャージされるときは、トラン
ジスタ112のゲートバイアスが低下して、トランジスタ1
12が導通状態にならないようにされる。ラッチ信号が地
電位まで引き下げられるときは、トランジスタ114は、
導通状態を継続する。なぜならば、ビット線30及び接続
部106が前回の高い電荷状態のままになつているからで
ある。接続部110がディスチャージされるとトランジス
タ108の導通によりビット線38をディスチャージする。
すなわちラッチ信号が全く地電位になつた後ビット線38
も又地電位になる。 記憶セルをビット線の一方に接続した後線38が高い方
の電圧になれば、トランジスタ112は導通状態になり、
接続部106をディスチャージしビット線を地電位にす
る。 プルアップ回路60,68の回路図を第４図に例示してあ
る。トランジスタ120のドレイン端子はV_CC電源に接続さ
れ、ソース端子は接続部122に接続され、ゲート端子は
プリチャージ信号Ｐを受け取るように接続されている。
トランジスタ124のドレイン端子は接続部122に接続さ
れ、ソース端子はビット線30に接続され、ゲート端子は
プリチャージ信号P₀を受け取るように接続されている。 トランジスタ126のドレイン端子はプリチャージ信号P
₁を受け取るように接続され、ゲート端子は接続部122に
接続され、ソース端子はトランジスタ128のゲート端子
に接続されている。トランジスタ128のドレイン端子はV
_CC電源に接続され、ソース端子はビット線30に接続され
ている。 プリチャージ信号Ｐを受け取るときは、トランジスタ
120が導通状態になり接続部122を高い電圧状態にプリチ
ャージする。プリチャージ信号が低い電圧レベルにもど
ると、接続部122は高い電圧状態で浮動状態のままにな
る。プリチャージ信号P₀が約2Vになると、ビット線30が
十分に低い電圧状態にあればトランジスタ124が導通状
態になり、トランジスタ124のゲート端子及びソース端
子の間に少くとも１のトランジスタしきい値電圧が存在
する。トランジスタ124が導通すると、接続部122はビッ
ト線30にディスチャージされる。 しかしビット線30の電荷が十分に高くトランジスタ12
4のゲート端子及びソース端子間に１以下のトランジス
タしきい値電圧がある場合には、トランジスタ124はプ
リチャージ信号P₀により導通状態にならないで接続部12
2を高い電圧レベルで浮動状態のままに残す。次いでＰ
信号は、トランジスタ126のドレイン端子に加えられ
る。接続部122が高い電圧にあると、トランジスタ126が
導通し、トランジスタ126のソースはV_CC以上の信号P₁に
追従する。このことは、トランジスタ126のチャネルキ
ャパシタンスにより接続部122を高電圧レベルへブート
ストラップする。トランジスタ128のゲート端子に加え
られるブートストラップされたプリチャージ信号P₁の全
電圧レベルによつて、全供給電圧V_CCはビット線30に加
えられることにより、ビット線をV_CCの電圧状態にす
る。すなわちビット線30の電圧が前もつてセットされた
レベル以上であるときは、ビット線はプリチャージ回路
60の動作により供給電圧に上昇するが、ビット線30の電
圧が前もつてセットされたレベルより低ければ、プリチ
ャージ回路60はビット線30に影響を及ぼさない。 （本発明の効果） 要するに本発明は、各ビット線に記憶セルを接続する
前に、各ビット線を供給電圧の約半分に平衡させる動的
等速呼出記憶装置にある。センス増幅器は、記憶コンデ
ンサをビット線の一方に接続することにより生ずるビッ
ト線の電圧差を検出し、低い方の電圧を持つビット線を
地電位にする。プルアップ回路は、高い方の電圧を持つ
ビット線を高電圧にする。電圧状態を入出力線を経て移
した後に、又記憶セルを分離した後に、各ビット線を浮
動状態にしラッチ接続部を経て相互に接続し、これ等の
ビット線をこれ等のビット線間の電荷転送によつて平衡
電圧にもどすようにする。 本発明の１実施例を添付図面に例示し詳細に述べた
が、本発明が前記した実施例には限らないで本発発明の
範囲を逸脱しないで種種の変化変型を行うことができる
のはもちろんである。

【図面の簡単な説明】 第１図は本発明による動的等速呼出記憶装置の１実施例
の回路図であり、第２図は第１図に例示した動的等速呼
出記憶装置に生ずる種種の信号のタイミング線図であ
り、第３図は第１図に示したセンス増幅器の回路図であ
り、第４図は第１図に示したプルアップ（pull−up）回
路の回路図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 プレブステイング，ラバト、ジエイ アメリカ合衆国テクサス州75248、ダラ ス、ハーヴイスト・グレン 6623番 (56)参考文献 特開 昭54−101228（ＪＰ，Ａ) 特開 昭54−101229（ＪＰ，Ａ) 特開 昭55−70990（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．（イ）第１のデータ状態に対応する第１の電圧状態
   及び第２のデータ状態に対応する第２の電圧状態を動的
   記憶セル内に記憶する段階と、 （ロ）１対のビット線を第３の電圧状態にセットした後
   に、このビット線の一方に前記動的記憶セルを接続し
   て、前記記憶セル内に前記第１の電圧状態が記憶されて
   いるときは、前記記憶セルに接続されたビット線を第４
   の電圧状態に駆動し、又は前記記憶セル内に前記第２の
   電圧状態が記憶されているときは、前記記憶セルに接続
   されたビット線を第５の電圧状態に駆動するが、前記対
   のビット線の他方のビット線を前記第３の電圧状態に実
   質的に維持する段階と、 （ハ）前記両ビット線のうち低い方の電圧を持つビット
   線をより低い電圧状態に駆動する段階と、 （ニ）前記ビット線のうちの高い電圧を持つ他方のビッ
   ト線をより高い電圧状態に駆動する段階と、 （ホ）前記記憶セルを、前記対応するビット線から接続
   を切る段階と、 （ヘ）前記各ビット線を浮動状態にする段階と、 （ト）前記対の両ビット線のうちの一方のビット線が前
   記低い電圧状態に駆動され、他方のビット線が前記高い
   電圧状態に駆動され終った後に、前記両ビット線を共通
   の接続部に接続して、前記両ビット線の間に電荷転送を
   起すことに因って、前記第３の電圧状態が前記第１の電
   圧状態と前記第２の電圧状態との間にあり、又前記第３
   の電圧状態が前記第４の電圧状態と前記第５の電圧状態
   との間にある場合に、前記両ビット線の電圧を前記第３
   の電圧状態に平衡するようにする段階とから成る、動的
   等速呼出記憶装置の操作法。 ２．前記両ビット線を互いに接続するに当たり、これ等
   のビット線間に電荷を共用しこれ等のビット線が第３の
   電圧状態に平衡させられるようにしこの第３電圧状態を
   高い電圧状態及び低い電圧状態の間のほぼ中間の状態に
   する特許請求の範囲第１項記載の操作法。 ３．前記両ビット線のうちの最低の電圧を持つ一方のビ
   ット線を低い電圧状態に駆動するステップを、他方のビ
   ット線を高い電圧状態に駆動するステップの前に行なう
   ようにする特許請求の範囲第１項記載の操作法。 ４．（イ）少なくとも１対のビット線と、 （ロ）第１のデータ状態に対応する第１の電圧状態又は
   第２のデータ状態に対応する第２の電圧状態をそれぞれ
   記憶する、前記各ビット線用の少なくとも１個の動的記
   憶セルと、 （ハ）これ等の記憶セルの１個を、供給される記憶アド
   レスに応答して対応するビット線に接続するが、前記両
   ビット線を第３の電圧状態に浮動状態にすると共に、前
   記記憶セルに接続されたビット線を、このビット線に接
   続された前記記憶セル内に前記第１の電圧状態が記憶さ
   れていれば、第４の電圧状態に、このビット線に接続さ
   れた前記記憶セル内に前記第２の電圧状態が記憶されて
   いれば第５の電圧状態に、それぞれ駆動するようにする
   接続手段と、 （ニ）前記対の各ビット線に接続され、このように接続
   された低い方の電荷を持つビット線を、ラッチ信号を受
   け取るときに、低い電圧状態に駆動するセンス増幅器
   と、 （ホ）前記対のビット線のうちの接続されるビット線
   を、他方のビット線が低い電圧状態に駆動された後に、
   高い電圧状態に引き上げる各ビット線用プルアップ回路
   と、 （ヘ）前記記憶セルに前もつて接続されたビット線を前
   記低い電圧状態、又は前記高い電圧状態に駆動した後
   に、前記記憶セルを前記ビット線から接続を切る手段
   と、 （ト）前記対のビット線の一方を前記低い電圧状態に駆
   動し、他方のビット線を前記高い電圧状態に駆動した後
   に、前記対のビット線を共通のそして複数個の他の動的
   記憶セルのビット線にも接続されている接続部に接続し
   て、前記対の両ビット線及び前記複数個の他の動的記憶
   セルのビット線の間に電荷転送を起すことに主として因
   って、前記第３電圧状態が前記第１の電圧状態と前記第
   ２の電圧状態との間にあり又前記第３の電圧状態が前記
   第４の電圧状態と前記第５の電圧状態にある場合に、前
   記両ビット線の電圧を前記第３の電圧状態で平衡させる
   ようにする接続手段と を包含する、動的等速呼出記憶装置。 ５．前記各ビット線のうちの一方のビット線を低い電圧
   状態に駆動し他方のビット線を高い電圧状態に駆動した
   後に前記各ビット線を互いに分離する分離手段を備えた
   特許請求の範囲第４項記載の動的等速呼出記憶装置。 ６．前記両ビット線を互いに接続する接続手段を、前記
   対のビット線のうちの一方と、前記センス増幅器のラッ
   チ接続部との間に接続されたドレイン端子及びソース端
   子を持つ第１のトランジスタと、前記対のビット数のう
   ちの他方と前記ラッチ接続部との間に接続されたドレイ
   ン端子及びソース端子を持つ第２のトランジスタとによ
   り構成し、前記各トランジスタを導通状態にし前記両ビ
   ット線の電圧をこれ等のビット線の電荷転送により前記
   第３の電圧に平衡させる平衡信号を受け取るように、前
   記各トランジスタのゲート端子を接続した特許請求の範
   囲第４項記載の動的等速呼出記憶装置。 ７．前記各記憶セルを、前記両ビット線のうちの一方に
   接続されたドレイン端子と行線に接続されたゲート端子
   と、共通の接続部に第２の端子を接続した記憶コンデン
   サの第１の端子に接続されたソース端子とを持つアクセ
   ス・トランジスタにより構成した特許請求の範囲第４項
   記載の動的等速呼出記憶装置。