JPH0460996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0460996A JPH0460996A JP2166120A JP16612090A JPH0460996A JP H0460996 A JPH0460996 A JP H0460996A JP 2166120 A JP2166120 A JP 2166120A JP 16612090 A JP16612090 A JP 16612090A JP H0460996 A JPH0460996 A JP H0460996A
- Authority
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- Japan
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- signal
- word
- word driver
- driver circuits
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000004044 response Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims 1
- 230000006378 damage Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関し、特に、そのワードドラ
イバー回路に関する。
イバー回路に関する。
［従来の技術］
第４図は、従来の半導体記憶装置の回路図である。同図
において、ＷＤｌ、ＷＤ２、・・・、ＷＤｉは、チップ
セレクト信号Ｃ否によって制御されアドレス信号ＡＩ、
Ａ２、・・・、Ａｉに応じてワード線Ｗ］、、Ｗ２、・
・・、Ｗｉを選択する、ノアゲートで構成されたワード
ドライバー回路、Ｄｌ、■］−はデイジット線、ＱＦｌ
、１丁丁はデイジット線と電源との間に接続されたゲー
トが接地された負荷用のｐＭＯ８）ランジスタである。
において、ＷＤｌ、ＷＤ２、・・・、ＷＤｉは、チップ
セレクト信号Ｃ否によって制御されアドレス信号ＡＩ、
Ａ２、・・・、Ａｉに応じてワード線Ｗ］、、Ｗ２、・
・・、Ｗｉを選択する、ノアゲートで構成されたワード
ドライバー回路、Ｄｌ、■］−はデイジット線、ＱＦｌ
、１丁丁はデイジット線と電源との間に接続されたゲー
トが接地された負荷用のｐＭＯ８）ランジスタである。
各ワード線とデイジット線との交点にはそれぞれ１対の
ドライバートランジスタ、１対の負荷抵抗および１対の
トランスファゲートにより構成されるメモリセルが接続
されている。
ドライバートランジスタ、１対の負荷抵抗および１対の
トランスファゲートにより構成されるメモリセルが接続
されている。
アドレス信号Ａｌ、Ａ２、・・・は外部からのアドレス
入力をうけて、ワードドライバー回路の前段にあるデコ
ーダ回路で発生される信号であり、アドレス選択された
場合のみ“Ｌ”レベルとなり、非選択状態では“Ｈ“レ
ベルとなる信号である。
入力をうけて、ワードドライバー回路の前段にあるデコ
ーダ回路で発生される信号であり、アドレス選択された
場合のみ“Ｌ”レベルとなり、非選択状態では“Ｈ“レ
ベルとなる信号である。
またチップセレクト信号Ｃ茗は動作時に°′Ｌ′″Ｌ′
′イ時にＨ゛′となる信号である。
′イ時にＨ゛′となる信号である。
いま、アドレス信号Ａ１が選択状態にあって′Ｌ”とな
り、他のアドレス信号が“′Ｈ“であるものとすると、
ワードドライバー回路ＷＤＩの出力端子が接続されたワ
ード線Ｗ１のみがＨ°′になる。このときデイジット線
Ｄ１．１１ｎ−が選択されなものとすると、メモリセル
ＭＣＩＩが選択される。このセルＭＣＩＩがデータ゛０
゛のとき、ノードＮ１は’Ｌ”、ノード■］−はＨ″で
あり、ドライバートランジスタであるｎＭＯＳトランジ
スタＱＤＩＩはオン、ｎＭＯ３）−ランジス２４丁ＴＴ
はオフしている。従って、ｎ Ｍ ＯＳ トランジスタ
ＱＤ１１は、トランスファゲートであるｎＭＯＳトラン
ジスタＱＴＩＩを介してｐＭＯ８ｌ〜ランジスタＱＦＩ
がらセル電流■ｃをひくのでデイジット線り、′ｒｆに
電位差が生じる。その電位差をセンスし、データを読み
出す。例えば、負荷用のｐＭＯＳトランジスタＱＦ１．
１丁丁を１にΩトランスファゲートであるｎＭＯＳトラ
ンジスタＱＴ１１、口１１丁ゴーのオン抵抗を２４にΩ
とすれば、電源が５Ｖのときデイジット線りのレベルは
０．２ｖ下がり、デイジット線■との間に０．２■の差
が生じる。このとき他の非選択ワード線のレベルは”
Ｌ ’″レベルあり、同一デイジット線上の他のメモリ
セルのトランスファゲートはすべてオフしている。
り、他のアドレス信号が“′Ｈ“であるものとすると、
ワードドライバー回路ＷＤＩの出力端子が接続されたワ
ード線Ｗ１のみがＨ°′になる。このときデイジット線
Ｄ１．１１ｎ−が選択されなものとすると、メモリセル
ＭＣＩＩが選択される。このセルＭＣＩＩがデータ゛０
゛のとき、ノードＮ１は’Ｌ”、ノード■］−はＨ″で
あり、ドライバートランジスタであるｎＭＯＳトランジ
スタＱＤＩＩはオン、ｎＭＯ３）−ランジス２４丁ＴＴ
はオフしている。従って、ｎ Ｍ ＯＳ トランジスタ
ＱＤ１１は、トランスファゲートであるｎＭＯＳトラン
ジスタＱＴＩＩを介してｐＭＯ８ｌ〜ランジスタＱＦＩ
がらセル電流■ｃをひくのでデイジット線り、′ｒｆに
電位差が生じる。その電位差をセンスし、データを読み
出す。例えば、負荷用のｐＭＯＳトランジスタＱＦ１．
１丁丁を１にΩトランスファゲートであるｎＭＯＳトラ
ンジスタＱＴ１１、口１１丁ゴーのオン抵抗を２４にΩ
とすれば、電源が５Ｖのときデイジット線りのレベルは
０．２ｖ下がり、デイジット線■との間に０．２■の差
が生じる。このとき他の非選択ワード線のレベルは”
Ｌ ’″レベルあり、同一デイジット線上の他のメモリ
セルのトランスファゲートはすべてオフしている。
［発明が解決しようとする課題〕
この従来のワードドライバー回路では、外部からのアド
レス入力が中間レベルであったり、非常に緩やかな立上
り、立下りをした場合、入力バッファ回路やデコーダ回
路のゲートしきい値にばらつきがあると、複数のアドレ
ス信号がＬ′′になり、そのため、ワードのマルチ選択
がおきる。複数のワード線が選択され、それぞれが″Ｈ
”レベルになると、そのワード線上のセルトランスファ
ゲートはすべてオン状態となる。いま、Ｗｌ、Ｗ２、・
・・、Ｗｌ３の１３本のワード線が同時に選択され、デ
イジット線はＤ １ ＋ ＴｒＴが選択されたものとす
る。更に、メモリセルＭＣＩＩのデータのみが” ｏ
”で、他のセルのＭＣ２１、ＭＣ３１、・・・のデータ
が” １ ”であったものとする。このとき、選択され
た各セルは各々負荷用ｐＭＯ３？−ランジスタからセル
電流■ｃをひく。したがって、メモリセルＭＣ１，１は
負荷用ｐＭＯ８Ｔ−ランジスタＱＦＩから、その他の１
２個のメモリセルはすべてΩ］１］−から電流をひくこ
とになる。このときのデイジット線のレベルは次のよう
になる。
レス入力が中間レベルであったり、非常に緩やかな立上
り、立下りをした場合、入力バッファ回路やデコーダ回
路のゲートしきい値にばらつきがあると、複数のアドレ
ス信号がＬ′′になり、そのため、ワードのマルチ選択
がおきる。複数のワード線が選択され、それぞれが″Ｈ
”レベルになると、そのワード線上のセルトランスファ
ゲートはすべてオン状態となる。いま、Ｗｌ、Ｗ２、・
・・、Ｗｌ３の１３本のワード線が同時に選択され、デ
イジット線はＤ １ ＋ ＴｒＴが選択されたものとす
る。更に、メモリセルＭＣＩＩのデータのみが” ｏ
”で、他のセルのＭＣ２１、ＭＣ３１、・・・のデータ
が” １ ”であったものとする。このとき、選択され
た各セルは各々負荷用ｐＭＯ３？−ランジスタからセル
電流■ｃをひく。したがって、メモリセルＭＣ１，１は
負荷用ｐＭＯ８Ｔ−ランジスタＱＦＩから、その他の１
２個のメモリセルはすべてΩ］１］−から電流をひくこ
とになる。このときのデイジット線のレベルは次のよう
になる。
デイジット線■のレベル：
５Ｖ−５ＶｘｌｋΩ／（（２４にΩ／１２＞＋１にΩ）
＝３．３Ｖ デイジット線りのレベル： ５Ｖ−５ＶＸ１ ｋＱ／ （２４ｋＱ＋１ ｋΩ）４．
８Ｖ したがって、メモリセルＭＣＩＩでは、ハイ側のノード
ＮＴのレベルがひき下げられる（はぼ、デイジット練り
のレベルがらトランスファゲートのしきい値電圧ＶＴ分
高い程度のレベル）。したがって、このセルのノードＮ
１ 、ｆｆｌは電位差が少なくなりデータが反転しや
すい状態になる。さらに、マルチ選択のワード線本数が
増えた場合、デイジット線のレベルはますます下がり、
ノードの電位差もさらに少なくなってセルのデータはよ
り一層反転しやすくなる。
＝３．３Ｖ デイジット線りのレベル： ５Ｖ−５ＶＸ１ ｋＱ／ （２４ｋＱ＋１ ｋΩ）４．
８Ｖ したがって、メモリセルＭＣＩＩでは、ハイ側のノード
ＮＴのレベルがひき下げられる（はぼ、デイジット練り
のレベルがらトランスファゲートのしきい値電圧ＶＴ分
高い程度のレベル）。したがって、このセルのノードＮ
１ 、ｆｆｌは電位差が少なくなりデータが反転しや
すい状態になる。さらに、マルチ選択のワード線本数が
増えた場合、デイジット線のレベルはますます下がり、
ノードの電位差もさらに少なくなってセルのデータはよ
り一層反転しやすくなる。
また、データ書き込み時においてマルチ選択が起きると
、目的とするセル以外のセルにもデータの書き込みがな
されるのてメモリセルが誤ったデ−タを記憶することに
なる。
、目的とするセル以外のセルにもデータの書き込みがな
されるのてメモリセルが誤ったデ−タを記憶することに
なる。
［課題を解決するための手段］
本発明のワードドライバー回路は、アドレス信号とチッ
プセレクト信号■を入力とする正規のワードドライバー
回路と、同じ入力のダミーワードドライバー回路とを有
し、正規のワードドライバー回路は、複数のダミーワー
ドドライバー回路が゛選択′”状態にあるときには、い
ずれもが“非選択″状態となるように制御されるもので
ある。
プセレクト信号■を入力とする正規のワードドライバー
回路と、同じ入力のダミーワードドライバー回路とを有
し、正規のワードドライバー回路は、複数のダミーワー
ドドライバー回路が゛選択′”状態にあるときには、い
ずれもが“非選択″状態となるように制御されるもので
ある。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図である。同図
において、Ｗｌ、Ｗ２、・・・、Ｗｉは、ノアゲートで
あるワードドライバー回路ＷＤ］、ＷＤ２、・・・、Ｗ
Ｄｉにより選択されるワード線、ＤＷｌ、ＤＷ２、・・
・、Ｄ Ｗ ｉはノアゲートであるダミーワードドライ
バー回路ＤＷＤ １、ＤＷＤ２、・・・、ＤＷＤｉによ
り選択されるダミーワード線、Ｑｎｌ、Ｑｎ２、・・・
、Ｑｎｉはゲートがそれぞれダミーワード線に接続され
たｎＭＯ８）ランジスタ、Ｑｐは、ゲートが接地された
ｐＭＯ８）ランジスタ、Ｉｎｖはインバータ、Ｄ １
、■］−，Ｄ ２、丁フ；・・・はデイジット線、ＭＣ
は、ワード線とデイジット線との各交点に配置されたメ
モリセルである。
において、Ｗｌ、Ｗ２、・・・、Ｗｉは、ノアゲートで
あるワードドライバー回路ＷＤ］、ＷＤ２、・・・、Ｗ
Ｄｉにより選択されるワード線、ＤＷｌ、ＤＷ２、・・
・、Ｄ Ｗ ｉはノアゲートであるダミーワードドライ
バー回路ＤＷＤ １、ＤＷＤ２、・・・、ＤＷＤｉによ
り選択されるダミーワード線、Ｑｎｌ、Ｑｎ２、・・・
、Ｑｎｉはゲートがそれぞれダミーワード線に接続され
たｎＭＯ８）ランジスタ、Ｑｐは、ゲートが接地された
ｐＭＯ８）ランジスタ、Ｉｎｖはインバータ、Ｄ １
、■］−，Ｄ ２、丁フ；・・・はデイジット線、ＭＣ
は、ワード線とデイジット線との各交点に配置されたメ
モリセルである。
各ワードドライバー回路とダミーワードドライバー回路
とにはともにアドレス信号Ａ１、Ａ２、・・、Ａｉとデ
ツプセレクト信号σＳが入力されるが、ワードドライバ
ー回路には、インバータＩｎｖの出力信号ＳＮ２も入力
される。インバータＩｎｖの入力信号ＳＮＩは、ｐＭＯ
８）−ランジスタＱｐとｎ Ｍ ＯＳ ）ランジスタＱ
ｎｌ、Ｑｎ２、・・・、Ｑｎｉの並列回路との分圧電圧
である。
とにはともにアドレス信号Ａ１、Ａ２、・・、Ａｉとデ
ツプセレクト信号σＳが入力されるが、ワードドライバ
ー回路には、インバータＩｎｖの出力信号ＳＮ２も入力
される。インバータＩｎｖの入力信号ＳＮＩは、ｐＭＯ
８）−ランジスタＱｐとｎ Ｍ ＯＳ ）ランジスタＱ
ｎｌ、Ｑｎ２、・・・、Ｑｎｉの並列回路との分圧電圧
である。
次に、本実施例回路の動作について説明する。
いま、１個のワードドライバー回路、例えばＷＤｌの出
力のみが“′Ｈ″レベルとなって、ワード線Ｗ１を選択
したものとすると、ＷＤＩと同じ入力信号が入力され同
じ回路構成を有するダミーワードドライバー回路ＤＷＤ
１の出力も“Ｈ”レベルとなる。このときダミーワード
線ＤＷＩにゲートが接続されたｎ Ｍ ＯＳ ）ランジ
スタＱｎｌはオンする。このｎＭＯ３）ランジスタとド
レイン同士が接続された、ｐＭＯ３）ランジスタＱｐは
常時オンしているので、信号ＳＮＩのレベルはＱｎｌと
Ｑｐとのオン抵抗の比で決まる。例えば、ｐＭＯＳトラ
ンジスタＱｐのオン抵抗を１にΩ、ｎＭ○Ｓトランジス
タＱｎｌのオン抵抗を３．６にΩとすると、電源が５Ｖ
であるものとして、ＳＮＩは３．９Ｖとなる。ここで、
インバータＩｎｖのしきい値■□□が３，５ｖであり、
その入出力特性が第２図に示したものであるとすると、
インバータＩｎｖの出力信号ＳＮ２は゛′Ｌ°ルベルと
なる。この信号ＳＮ２は各正規のワードドライバー回路
に入力される。信号ＳＮ２がパＬ“であるとき、各ワー
ドドライバー回路は正常に動作し、その出力は、チップ
セレクト信号σにと各アドレス信号で決定される。
力のみが“′Ｈ″レベルとなって、ワード線Ｗ１を選択
したものとすると、ＷＤＩと同じ入力信号が入力され同
じ回路構成を有するダミーワードドライバー回路ＤＷＤ
１の出力も“Ｈ”レベルとなる。このときダミーワード
線ＤＷＩにゲートが接続されたｎ Ｍ ＯＳ ）ランジ
スタＱｎｌはオンする。このｎＭＯ３）ランジスタとド
レイン同士が接続された、ｐＭＯ３）ランジスタＱｐは
常時オンしているので、信号ＳＮＩのレベルはＱｎｌと
Ｑｐとのオン抵抗の比で決まる。例えば、ｐＭＯＳトラ
ンジスタＱｐのオン抵抗を１にΩ、ｎＭ○Ｓトランジス
タＱｎｌのオン抵抗を３．６にΩとすると、電源が５Ｖ
であるものとして、ＳＮＩは３．９Ｖとなる。ここで、
インバータＩｎｖのしきい値■□□が３，５ｖであり、
その入出力特性が第２図に示したものであるとすると、
インバータＩｎｖの出力信号ＳＮ２は゛′Ｌ°ルベルと
なる。この信号ＳＮ２は各正規のワードドライバー回路
に入力される。信号ＳＮ２がパＬ“であるとき、各ワー
ドドライバー回路は正常に動作し、その出力は、チップ
セレクト信号σにと各アドレス信号で決定される。
次に、ワード線のマルチ選択がおきようとする場合を考
える。仮に、ワード線Ｗ１、Ｗ２がマルチ選択されよう
としている場合、ダミーワードドライバー回路ＤＷＤ］
、ＤＷＤ２の出力はＨ″となり、ｎ Ｍ ＯＳ トラン
ジスタＱｎｌとＱｎ２がオンする。このとき、信号ＳＮ
ＩのレベルはＱｐとＱｎｌ、Ｑｎ２のオン抵抗比できま
り、そのときの信号ＳＮ］のレベルは３．２ｖとなる。
える。仮に、ワード線Ｗ１、Ｗ２がマルチ選択されよう
としている場合、ダミーワードドライバー回路ＤＷＤ］
、ＤＷＤ２の出力はＨ″となり、ｎ Ｍ ＯＳ トラン
ジスタＱｎｌとＱｎ２がオンする。このとき、信号ＳＮ
ＩのレベルはＱｐとＱｎｌ、Ｑｎ２のオン抵抗比できま
り、そのときの信号ＳＮ］のレベルは３．２ｖとなる。
したがって、インバータＩｎｖの出力信号ＳＮ２は第２
図に示すように“′Ｈルベルとなる。この信号ＳＮ２は
各正規のワードドライバー回路に入力されているので、
各正規のワードドライバー回路は″Ｈ”レベル出力の禁
止された状態になり、その出力はＬ”ルベルとなる。そ
れゆえワード線のマルチ選択はおさえられる。また、ワ
ード線のマルチ選択が３本以上のときも、同様に各正規
のワードドライバー回路はＨ“ルベル出力を禁止された
状態となりすべてのワード線は非選択になる。
図に示すように“′Ｈルベルとなる。この信号ＳＮ２は
各正規のワードドライバー回路に入力されているので、
各正規のワードドライバー回路は″Ｈ”レベル出力の禁
止された状態になり、その出力はＬ”ルベルとなる。そ
れゆえワード線のマルチ選択はおさえられる。また、ワ
ード線のマルチ選択が３本以上のときも、同様に各正規
のワードドライバー回路はＨ“ルベル出力を禁止された
状態となりすべてのワード線は非選択になる。
マルチ選択の状態が終了して、１個のダミーワードドラ
イバー回路の出力のみが′″Ｈ′′となれば、各正規の
ワードドライバー回路は、′″ト■″レベル出力禁止状
態から開放され、正常のワード線選択動作に復帰する。
イバー回路の出力のみが′″Ｈ′′となれば、各正規の
ワードドライバー回路は、′″ト■″レベル出力禁止状
態から開放され、正常のワード線選択動作に復帰する。
第３図は本発明の他の実施例を示す回路図である。この
実施例では、インバータＩｎｖの出力信号ＳＮ２とチッ
プセレクト信号「■とが入力されるオアゲートＯＲが設
けられており、その出力信号ＳＮ３が各ワードドライバ
ー回路に入力されている。動作は先の実施例と同様であ
るが、本実施例では、ワードドライバー回路が２人力構
成となっているので、先の実施例に対し、素子および配
線を削減することができる。
実施例では、インバータＩｎｖの出力信号ＳＮ２とチッ
プセレクト信号「■とが入力されるオアゲートＯＲが設
けられており、その出力信号ＳＮ３が各ワードドライバ
ー回路に入力されている。動作は先の実施例と同様であ
るが、本実施例では、ワードドライバー回路が２人力構
成となっているので、先の実施例に対し、素子および配
線を削減することができる。
［発明の効果］
以上説明したように、本発明は、ワード線が２本星上選
択されようとするとき、新たに設けたダミーワードドラ
イバー回路の出力信号をフィードバックしてすべてのワ
ードドライバー回路に゛Ｌ″レベルの信号を出力させ、
すべてのワード線を非選択にするものであるので、本発
明によれば、ワード線のマルチ選択を防ぎ、メモリセル
のデータ破壊およびデータの誤書き込みを防止すること
ができる。
択されようとするとき、新たに設けたダミーワードドラ
イバー回路の出力信号をフィードバックしてすべてのワ
ードドライバー回路に゛Ｌ″レベルの信号を出力させ、
すべてのワード線を非選択にするものであるので、本発
明によれば、ワード線のマルチ選択を防ぎ、メモリセル
のデータ破壊およびデータの誤書き込みを防止すること
ができる。
第１図は本発明の一実施例を示す回路図、第２図は、本
発明の実施例に用いられるインバータの入出力特性図、
第３図は本発明の他の実施例を示す回路図、第４図は従
来例の回路図である。 ＤＷＤｌ、ＤＷＤ２、・・・、ＤＷＤｉ：ダミーワード
ドライバー回路、 ＤＷＩ、ＤＷ２、・・ＤＷｉ：ダ
ミーワード線、 Ｉｎｖ：インバータ、ＯＲ＝オアゲ
ート、 Ｑｎｌ、Ｑｎ２、・・・、Ｑｎｉ：ｎＭＯ８
ｌ□ランジスタ、 Ｑｐ ： ｐＭ。 Ｓトランジスタ、 Ｗｌ、Ｗ２、・・・、Ｗｉ：ワー
ド線、 ＷＤｌ、ＷＤ２、・・・、ＷＤｉ：ワードド
ライバー回路。
発明の実施例に用いられるインバータの入出力特性図、
第３図は本発明の他の実施例を示す回路図、第４図は従
来例の回路図である。 ＤＷＤｌ、ＤＷＤ２、・・・、ＤＷＤｉ：ダミーワード
ドライバー回路、 ＤＷＩ、ＤＷ２、・・ＤＷｉ：ダ
ミーワード線、 Ｉｎｖ：インバータ、ＯＲ＝オアゲ
ート、 Ｑｎｌ、Ｑｎ２、・・・、Ｑｎｉ：ｎＭＯ８
ｌ□ランジスタ、 Ｑｐ ： ｐＭ。 Ｓトランジスタ、 Ｗｌ、Ｗ２、・・・、Ｗｉ：ワー
ド線、 ＷＤｌ、ＷＤ２、・・・、ＷＤｉ：ワードド
ライバー回路。
Claims (2)
- （１）複数のワード線と、いずれかのワード線にそれぞ
れ接続されアドレス信号およびチップセレクト信号によ
って該ワード線を選択する信号を出力する複数のワード
ドライバー回路と、複数のダミーワード線と、いずれか
のダミーワード線にそれぞれ接続されアドレス信号およ
びチップセレクト信号によって該ダミーワード線を選択
する信号を出力する複数のダミーワードドライバー回路
と、を具備し、 ２以上のダミーワードドライバー回路がダミーワード線
を選択する信号を出力しているときにはいずれのワード
ドライバー回路もワード線を選択する信号を出力しない
ように制御されている半導体記憶装置。 - （２）各ダミーワード線にゲートが接続され、ソースが
それぞれ第１の電源に接続され各ドレインが共通に接続
された複数のＭＯＳトランジスタと、一端が第２の電源
に接続され他端が前記複数のＭＯＳトランジスタの共通
ドレイン接続点に接続されたインピーダンス素子と、を
有するマルチ選択検出回路の出力信号によって前記ワー
ドドライバー回路が制御を受けている請求項１記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166120A JPH0460996A (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166120A JPH0460996A (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460996A true JPH0460996A (ja) | 1992-02-26 |
Family
ID=15825405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166120A Pending JPH0460996A (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0460996A (ja) |
-
1990
- 1990-06-25 JP JP2166120A patent/JPH0460996A/ja active Pending
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