JPH0440800B2 - - Google Patents
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- JPH0440800B2 JPH0440800B2 JP59112473A JP11247384A JPH0440800B2 JP H0440800 B2 JPH0440800 B2 JP H0440800B2 JP 59112473 A JP59112473 A JP 59112473A JP 11247384 A JP11247384 A JP 11247384A JP H0440800 B2 JPH0440800 B2 JP H0440800B2
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- JP
- Japan
- Prior art keywords
- inverter
- output
- address
- circuit
- input
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特にその大容
量化に伴う書き込み、読み出し等の機能試験時間
の増大に対処する為に、複数個の記憶素子を同時
選択（以下単に多重選択と称する）する為の高電
圧検出回路をアドレス入力回路あるいは他の制御
信号入力回路に付加した半導体記憶装置に関する
ものである。
量化に伴う書き込み、読み出し等の機能試験時間
の増大に対処する為に、複数個の記憶素子を同時
選択（以下単に多重選択と称する）する為の高電
圧検出回路をアドレス入力回路あるいは他の制御
信号入力回路に付加した半導体記憶装置に関する
ものである。
従来、半導体記憶装置は各アドレス入力信号を
設定することにより、記憶素子（以下メモリセル
と称する）を選択し、該メモリセルの読み出し、
書き込みを行なつており、この際設定されたアド
レス入力信号により１つのメモリセルのみを選択
可能であつた。
設定することにより、記憶素子（以下メモリセル
と称する）を選択し、該メモリセルの読み出し、
書き込みを行なつており、この際設定されたアド
レス入力信号により１つのメモリセルのみを選択
可能であつた。
この従来のメモリセル選択機能のブロツク構成
を第１図に示す。第１図において１はメモリセル
がマトリツクス状に配列されたメモリセルアレ
イ、２はメモリセルアレイ１のワードラインを選
択するためのＸアドレス入力信号であり、３はＸ
デコーダで、これはＸアドレス入力信号２により
ワードラインの決定を行う。４はＹアドレス入力
信号であり、これはメモリセルアレイ１のビツト
ラインを選択するためのものである。５はＹデコ
ーダで、これはアドレス入力信号４によりビツト
ラインの決定を行う。
を第１図に示す。第１図において１はメモリセル
がマトリツクス状に配列されたメモリセルアレ
イ、２はメモリセルアレイ１のワードラインを選
択するためのＸアドレス入力信号であり、３はＸ
デコーダで、これはＸアドレス入力信号２により
ワードラインの決定を行う。４はＹアドレス入力
信号であり、これはメモリセルアレイ１のビツト
ラインを選択するためのものである。５はＹデコ
ーダで、これはアドレス入力信号４によりビツト
ラインの決定を行う。
第２図は従来のCMOS型アドレス入力回路を
示し、図において、２０は初段のNOR回路、２
１ないし２４は第１ないし第４のインバータ、６
は外部アドレス入力信号、７はアドレス入力回路
制御信号、８，９はアドレス出力信号であり、該
両出力信号８，９は互いに相反する信号である。
示し、図において、２０は初段のNOR回路、２
１ないし２４は第１ないし第４のインバータ、６
は外部アドレス入力信号、７はアドレス入力回路
制御信号、８，９はアドレス出力信号であり、該
両出力信号８，９は互いに相反する信号である。
第３図は第２図の入出力信号のタイミング図で
あり、この図では第２図における入力初段の制御
信号７は入力回路動作可能状態、この場合は低電
位点“Ｌ”レベルにあるものとする。
あり、この図では第２図における入力初段の制御
信号７は入力回路動作可能状態、この場合は低電
位点“Ｌ”レベルにあるものとする。
今入力信号６に第３図に示すような信号が入力
される場合を考える。例えば、入力信号６のレベ
ルが“Ｌ”であれば、第２図の初段NOR回路の
出力は高電位点“Ｈ”レベルとなり、次段以降は
インバータ回路であるから出力は入力の反転信号
となるため、出力８は“Ｌ”レベル、出力９は
“Ｈ”レベルとなる。また、入力信号６が“Ｈ”
レベルのときも同様にして考えると、各入出力信
号は結局第３図に示すタイミング図となることが
わかる。
される場合を考える。例えば、入力信号６のレベ
ルが“Ｌ”であれば、第２図の初段NOR回路の
出力は高電位点“Ｈ”レベルとなり、次段以降は
インバータ回路であるから出力は入力の反転信号
となるため、出力８は“Ｌ”レベル、出力９は
“Ｈ”レベルとなる。また、入力信号６が“Ｈ”
レベルのときも同様にして考えると、各入出力信
号は結局第３図に示すタイミング図となることが
わかる。
そしてこのような信号がＸデコーダ３、Ｙデコ
ーダ５に入力されることにより、ワードライン並
びにビツトラインがそれぞれ１本ずつ選択され、
その結果マトリツクス状に配置されたメモリセル
の１つが選択される。即ち各アドレス入力回路に
設定された信号により、ただ１つのメモリセルの
みが選択される。
ーダ５に入力されることにより、ワードライン並
びにビツトラインがそれぞれ１本ずつ選択され、
その結果マトリツクス状に配置されたメモリセル
の１つが選択される。即ち各アドレス入力回路に
設定された信号により、ただ１つのメモリセルの
みが選択される。
従来の半導体記憶装置は以上のように構成さ
れ、動作するものであるため、メモリ容量が大き
くなると読み出し、書き込み等の機能試験時間も
非常に長くなるという欠点があつた。
れ、動作するものであるため、メモリ容量が大き
くなると読み出し、書き込み等の機能試験時間も
非常に長くなるという欠点があつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたものであり、Ｘ、Ｙアド
レス入力回路の少なくとも１つにメモリセルの多
重選択を行なうための高電圧検出機能を内蔵する
ことにより、複数個のメモリセルの書き込み、読
み出しを同時に行なうことができ、機能試験時間
を大幅に短縮できる半導体記憶装置を提供するこ
とを目的としている。
除去するためになされたものであり、Ｘ、Ｙアド
レス入力回路の少なくとも１つにメモリセルの多
重選択を行なうための高電圧検出機能を内蔵する
ことにより、複数個のメモリセルの書き込み、読
み出しを同時に行なうことができ、機能試験時間
を大幅に短縮できる半導体記憶装置を提供するこ
とを目的としている。
以下、本発明の実施例を図について説明する。
第４図及び第５図は本発明の一実施例を示し、
図において第１図、第２図と同一符号は同一又は
相当部分を示す。本実施例のメモリ選択機能のブ
ロツク構成を示す第４図において、１０，１１は
各々Ｘ、Ｙアドレス入力回路であり、該入力回路
１０，１１はメモリセルの多重選択を可能ならし
める高電圧検出回路１０ａ，１１ａを有し、外部
からのＸ、又はＹアドレス信号入力２，４が高電
圧信号である時、２つのワード線又はビツト線を
同時に選択するための一対の同相信号からなるア
ドレス出力信号を出力する。１９は本半導体記憶
装置への制御信号１９ａが入力される制御信号入
力回路であり、該回路１９にも上記Ｘ、Ｙアドレ
ス入力回路１０，１１と同様の高電圧検出回路１
９ｂが設けられており、該回路１９からの信号は
多重選択時にＸ及びＹデコーダ３，５に作用す
る。
図において第１図、第２図と同一符号は同一又は
相当部分を示す。本実施例のメモリ選択機能のブ
ロツク構成を示す第４図において、１０，１１は
各々Ｘ、Ｙアドレス入力回路であり、該入力回路
１０，１１はメモリセルの多重選択を可能ならし
める高電圧検出回路１０ａ，１１ａを有し、外部
からのＸ、又はＹアドレス信号入力２，４が高電
圧信号である時、２つのワード線又はビツト線を
同時に選択するための一対の同相信号からなるア
ドレス出力信号を出力する。１９は本半導体記憶
装置への制御信号１９ａが入力される制御信号入
力回路であり、該回路１９にも上記Ｘ、Ｙアドレ
ス入力回路１０，１１と同様の高電圧検出回路１
９ｂが設けられており、該回路１９からの信号は
多重選択時にＸ及びＹデコーダ３，５に作用す
る。
本実施例装置において、メモリセルの多重選択
動作は、アドレス入力信号２又は４、あるいは制
御用の入力信号１９ａとして高電圧検出動作を可
能とするような高電圧レベルを入力することによ
り行なわれる。例えば、１つのアドレス入力信号
２に上記高電圧検出動作を可能とする信号が入力
された場合、高電圧検出回路１０ａの出力がＸデ
コーダ３に作用しこれにより２本のワードライン
が同時に選択される。一方この場合Ｙアドレス入
力回路１１には上記高電圧は入力されておらず、
従つてビツトラインは１本のみ選択されており、
結果として２個のメモリセルが同時に選択される
ことになる。
動作は、アドレス入力信号２又は４、あるいは制
御用の入力信号１９ａとして高電圧検出動作を可
能とするような高電圧レベルを入力することによ
り行なわれる。例えば、１つのアドレス入力信号
２に上記高電圧検出動作を可能とする信号が入力
された場合、高電圧検出回路１０ａの出力がＸデ
コーダ３に作用しこれにより２本のワードライン
が同時に選択される。一方この場合Ｙアドレス入
力回路１１には上記高電圧は入力されておらず、
従つてビツトラインは１本のみ選択されており、
結果として２個のメモリセルが同時に選択される
ことになる。
第５図は第２図のアドレス入力回路に高電圧検
出機能を付加したものである。第５図において、
１２は該アドレス入力回路の出力で、通常動作時
においては第２図の出力９と同様にに出力８の反
転信号である。１３はＰチヤネル型MOSトラン
ジスタでソースはアドレス入力信号６に、ゲート
は高電位点（以下VCCと称する）に接続され、
ドレインは出力となつている。１４はＮチヤネル
型MOSトランジスタで、ソースは低電位点（通
常はGND）に、ゲートはVCCに、ドレインは上
記トランジスタ１３のドレインに接続されてい
る。１５，１６はそれぞれＰチヤネル型、Ｎチヤ
ネル型のMOSトランジスタであり、これらは
CMOSインバータ２５を構成し、かつその入力
は上記トランジスタ１３，１４のドレイン出力に
接続されている。２６はインバータ２４のグラン
ド側のトランジスタとグランドとの間に挿入され
たＮチヤネル型のトランジスタ、２７は電源とイ
ンバータ２４の出力との間に接続されたＰチヤネ
ル型のトランジスタであり、以上の６つのトラン
ジスタにより高電圧検出回路が構成され、これに
より高電圧検出を行ない、該回路のトランジスタ
１５，１６のドレイン、即ち該高電圧検出回路の
出力が次段以降の回路に作用し、メモリセルの多
重選択を可能としている。
出機能を付加したものである。第５図において、
１２は該アドレス入力回路の出力で、通常動作時
においては第２図の出力９と同様にに出力８の反
転信号である。１３はＰチヤネル型MOSトラン
ジスタでソースはアドレス入力信号６に、ゲート
は高電位点（以下VCCと称する）に接続され、
ドレインは出力となつている。１４はＮチヤネル
型MOSトランジスタで、ソースは低電位点（通
常はGND）に、ゲートはVCCに、ドレインは上
記トランジスタ１３のドレインに接続されてい
る。１５，１６はそれぞれＰチヤネル型、Ｎチヤ
ネル型のMOSトランジスタであり、これらは
CMOSインバータ２５を構成し、かつその入力
は上記トランジスタ１３，１４のドレイン出力に
接続されている。２６はインバータ２４のグラン
ド側のトランジスタとグランドとの間に挿入され
たＮチヤネル型のトランジスタ、２７は電源とイ
ンバータ２４の出力との間に接続されたＰチヤネ
ル型のトランジスタであり、以上の６つのトラン
ジスタにより高電圧検出回路が構成され、これに
より高電圧検出を行ない、該回路のトランジスタ
１５，１６のドレイン、即ち該高電圧検出回路の
出力が次段以降の回路に作用し、メモリセルの多
重選択を可能としている。
第６図は第５図の各入出力信号のタイミング図
であり、第５図中の入力７については上記従来装
置において述べたとおりである。第６図におい
て、１７は通常動作時、つまり“Ｈ”レベルが最
大VCCレベル、“Ｌ”レベルが最小GNDレベル
である時の入力信号、１８は高電圧検出回路を駆
動させるような上記VCCよりさらに高い“HH”
レベルの信号部分を持ち、かつ“Ｌ”レベルは上
記通常動作時と同様とする入力信号である。
であり、第５図中の入力７については上記従来装
置において述べたとおりである。第６図におい
て、１７は通常動作時、つまり“Ｈ”レベルが最
大VCCレベル、“Ｌ”レベルが最小GNDレベル
である時の入力信号、１８は高電圧検出回路を駆
動させるような上記VCCよりさらに高い“HH”
レベルの信号部分を持ち、かつ“Ｌ”レベルは上
記通常動作時と同様とする入力信号である。
次に上記４つのトランジスタ１３〜１６の動作
について説明する。
について説明する。
今、入力６として第６図に示す外部信号１７が
入力される場合を考える。この場合、Ｐチヤネル
型トランジスタ１３は、ゲートがVCC、ソース
が入力６のレベルとなつており、通常動作状態に
おいてはオフとなる。また、Ｎチヤネル型トラン
ジスタ１４は、ゲートがVCC、ソースがGNDで
あるので常にオンとなつている。従つて、これら
２つのトランジスタ１３，１４に共通なドレイン
の電位は“Ｌ”レベルとなる。また次段のトラン
ジスタ１５，１６は通常のCMOSインバータで
あり、前段の出力信号の波形整形を行なつてお
り、従つてこの場合、該インバータの出力は
“Ｈ”レベルとなり、その結果高電圧検出機能は
働かず通常のアドレス入力回路動作が行なわれ、
出力８及び１２はそれぞれ第６図に示すように、
互いに反転した信号となる。
入力される場合を考える。この場合、Ｐチヤネル
型トランジスタ１３は、ゲートがVCC、ソース
が入力６のレベルとなつており、通常動作状態に
おいてはオフとなる。また、Ｎチヤネル型トラン
ジスタ１４は、ゲートがVCC、ソースがGNDで
あるので常にオンとなつている。従つて、これら
２つのトランジスタ１３，１４に共通なドレイン
の電位は“Ｌ”レベルとなる。また次段のトラン
ジスタ１５，１６は通常のCMOSインバータで
あり、前段の出力信号の波形整形を行なつてお
り、従つてこの場合、該インバータの出力は
“Ｈ”レベルとなり、その結果高電圧検出機能は
働かず通常のアドレス入力回路動作が行なわれ、
出力８及び１２はそれぞれ第６図に示すように、
互いに反転した信号となる。
次に入力６に入力される信号が“Ｈ”レベルか
らさらに増加していく場合を考える。この場合、
入力６のレベルがVCCにトランジスタ１３の閾
値を加えたレベルとなると、トランジスタ１３は
オンする。そしてさらに入力６のレベルが増加し
ていくと、トランジスタ１４は常にON状態にあ
るためトランジスタ１３、及び１４のオン抵抗比
で決まる共通ドレイン出力のレベルはさらに高く
なり、ついには次段のインバータの出力を反転さ
せるに至る。この時の入力６のレベルが高電圧検
出機能を動作可能とする“HH”レベルであり、
この場合、該インバータの出力は“Ｌ”レベルと
なり、したがつて第６図に示す外部信号１８が入
力された時、高電圧検出機能が働き、出力８及び
１２は、第６図に示すように共に“Ｈ”レベルと
なり、これにより２本のワードライン又はビツト
ラインが選択され、２個のメモリセルが同時に選
択されることになる。
らさらに増加していく場合を考える。この場合、
入力６のレベルがVCCにトランジスタ１３の閾
値を加えたレベルとなると、トランジスタ１３は
オンする。そしてさらに入力６のレベルが増加し
ていくと、トランジスタ１４は常にON状態にあ
るためトランジスタ１３、及び１４のオン抵抗比
で決まる共通ドレイン出力のレベルはさらに高く
なり、ついには次段のインバータの出力を反転さ
せるに至る。この時の入力６のレベルが高電圧検
出機能を動作可能とする“HH”レベルであり、
この場合、該インバータの出力は“Ｌ”レベルと
なり、したがつて第６図に示す外部信号１８が入
力された時、高電圧検出機能が働き、出力８及び
１２は、第６図に示すように共に“Ｈ”レベルと
なり、これにより２本のワードライン又はビツト
ラインが選択され、２個のメモリセルが同時に選
択されることになる。
そしてＸ、Ｙアドレス入力回路１０，１１、制
御信号入力回路１９における高電圧検出回路を選
択的に作動させることにより、複数本あるいは全
てのワードライン並びにビツトラインを選択し、
複数個あるいは全てのメモリを選択することが可
能となる。
御信号入力回路１９における高電圧検出回路を選
択的に作動させることにより、複数本あるいは全
てのワードライン並びにビツトラインを選択し、
複数個あるいは全てのメモリを選択することが可
能となる。
なお、上記実施例では、アドレス入力回路は高
電圧検出機能動作時、その出力が共に“Ｈ”レベ
ルになる場合について説明したが、この出力が共
に“Ｌ”レベルになるようにしても同様の効果が
得られる。また、上記実施例では、高電圧検出回
路がCMOS構造を持つ場合について説明したが、
これはＮチヤネル構造であつても同様の効果が得
られる。
電圧検出機能動作時、その出力が共に“Ｈ”レベ
ルになる場合について説明したが、この出力が共
に“Ｌ”レベルになるようにしても同様の効果が
得られる。また、上記実施例では、高電圧検出回
路がCMOS構造を持つ場合について説明したが、
これはＮチヤネル構造であつても同様の効果が得
られる。
本願発明は、前記のような構成の高電圧検出回
路によつて、（）VTHのばらつきによる影響が
小さい、（）応答速度が早い、（）回路動作が
安定している、（）高VTHトランジスタ等の複
数種のトランジスタを使う必要がないという作用
効果を奏する。
路によつて、（）VTHのばらつきによる影響が
小さい、（）応答速度が早い、（）回路動作が
安定している、（）高VTHトランジスタ等の複
数種のトランジスタを使う必要がないという作用
効果を奏する。
すなわち、
() 本願発明は従来例に比較して使用するトラ
ンジスタの数が少ないから、VTHのばらつきに
よる影響が少なくてすむ。また従来例は直列接
続されているため、ソースがグランドに接続さ
れているトランジスタ以外はソース電位が基板
電位に対し＋側にシフトするので、バツクゲー
ト効果が発生しVTHが増加するためVTH変動の
影響がさらに大きくなるのに対し、本願発明で
はソース電位はすべてのトランジスタで基板電
位と等しいのでバツクゲート効果はない。
ンジスタの数が少ないから、VTHのばらつきに
よる影響が少なくてすむ。また従来例は直列接
続されているため、ソースがグランドに接続さ
れているトランジスタ以外はソース電位が基板
電位に対し＋側にシフトするので、バツクゲー
ト効果が発生しVTHが増加するためVTH変動の
影響がさらに大きくなるのに対し、本願発明で
はソース電位はすべてのトランジスタで基板電
位と等しいのでバツクゲート効果はない。
() 従来例ではトランジスタは直列接続されシ
リアルに動作し安定点に向うため、本願発明よ
り多くのトランジスタを使用する従来例は出力
電位確定までに時間がかかる。
リアルに動作し安定点に向うため、本願発明よ
り多くのトランジスタを使用する従来例は出力
電位確定までに時間がかかる。
() 上記（）において説明したとおりVTHの
ばらつきによる影響が小さいため多重選択する
ための外部信号電圧の変動も小さくなり安定動
作が可能となる。
ばらつきによる影響が小さいため多重選択する
ための外部信号電圧の変動も小さくなり安定動
作が可能となる。
() 本願発明では、外部信号をトランジスタ１
３のソースに入力しており、トランジスタ１
３，１４を導通させて、その抵抗分割により出
力電圧を決定するため、高VTHトランジスタが
不必要になる。
３のソースに入力しており、トランジスタ１
３，１４を導通させて、その抵抗分割により出
力電圧を決定するため、高VTHトランジスタが
不必要になる。
第１図は従来の半導体記憶装置におけるメモリ
セル選択機能を説明するためのブロツク構成図、
第２図は従来のCMOS型アドレス入力回路図、
第３図は第２図に示した回路の動作を説明するた
めのタイミング図、第４図は本発明の一実施例に
よるメモリセル選択機能を説明するためのブロツ
ク構成図、第５図は上記実施例の高電圧検出機能
を有するCMOS型アドレス入力回路図、第６図
は第５図に示した回路の動作を説明するためのタ
イミング図である。 １……メモリセルアレイ、３……Ｘデコーダ、
５……Ｙデコーダ、１０……Ｘアドレス入力回
路、１１……Ｙアドレス入力回路、２０〜２５は
インバータ、１３，２７はＰチヤネル型トランジ
スタ、１４，２６はＮチヤネル型トランジスタで
ある。なお図中同一符号は同一又は相当部分を示
す。
セル選択機能を説明するためのブロツク構成図、
第２図は従来のCMOS型アドレス入力回路図、
第３図は第２図に示した回路の動作を説明するた
めのタイミング図、第４図は本発明の一実施例に
よるメモリセル選択機能を説明するためのブロツ
ク構成図、第５図は上記実施例の高電圧検出機能
を有するCMOS型アドレス入力回路図、第６図
は第５図に示した回路の動作を説明するためのタ
イミング図である。 １……メモリセルアレイ、３……Ｘデコーダ、
５……Ｙデコーダ、１０……Ｘアドレス入力回
路、１１……Ｙアドレス入力回路、２０〜２５は
インバータ、１３，２７はＰチヤネル型トランジ
スタ、１４，２６はＮチヤネル型トランジスタで
ある。なお図中同一符号は同一又は相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイと、 ＸデコーダおよびＹデコーダと、 １つの外部からのＸまたはＹアドレス信号入力
に対して１つのワード線またはビツト線を選択す
るための一対の相互に反転した信号からなるアド
レス信号を上記Ｘ，Ｙデコーダに与えるＸアドレ
ス入力回路およびＹアドレス入力回路とを備えた
半導体記憶装置において、 機能試験時に外部アドレス信号６を正規のハイ
レベルよりも高い電圧にして、アドレス信号８及
び１２を共に複数のワード線又はビツト線を選択
する状態にし、通常時に外部アドレス信号６を正
規のレベルとして、アドレス信号８及び１２を相
補関係となるようにする装置であつて、 上記Ｘアドレス入力回路およびＹアドレス入力
回路の双方を、 外部アドレス信号６が入力されるNOR回路２
０と、このNOR回路２０の出力を反転する縦続
接続された第１ないし第３のインバータ２１，２
２，２３と、第１のインバータ２１の出力を反転
する第４のインバータ２４とからなり、上記第
３、第４のインバータ２３，２４の出力から上記
アドレス信号８及び１２を出力するアドレス入力
回路本体と、 上記外部アドレス信号６の入力端子とグランド
間に直列接続されたゲートに電源電圧が印加され
るＰおよびＮチヤネルトランジスタ１３，１４
と、この２つのトランジスタの接続点の電位を反
転する第５のインバータ２５と、上記第４のイン
バータ２４のグランド側のトランジスタとグラン
ド間に挿入されゲートに上記第５のインバータ２
５の出力を受けるＮチヤネルトランジスタ２６
と、電源電圧と上記第４のインバータ２４の出力
との間に接続されゲートに上記第５のインバータ
２５の出力を受けるＰチヤネルトランジスタ２７
とからなり、外部アドレス信号６が正規のハイレ
ベルより高い電圧のときこれを検出し、上記アド
レス信号８及び１２をともに複数のワード線又は
ビツト線を選択する状態にする高電圧検出回路
と、 から構成したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112473A JPS60253088A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112473A JPS60253088A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253088A JPS60253088A (ja) | 1985-12-13 |
| JPH0440800B2 true JPH0440800B2 (ja) | 1992-07-06 |
Family
ID=14587513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112473A Granted JPS60253088A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253088A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
| JPS6366799A (ja) * | 1986-09-08 | 1988-03-25 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332636A (en) * | 1976-09-07 | 1978-03-28 | Hitachi Ltd | Ic memory |
| JPS53120234A (en) * | 1977-03-30 | 1978-10-20 | Toshiba Corp | Semiconductor memory |
| JPS5650357A (en) * | 1979-09-29 | 1981-05-07 | Canon Inc | Developing method |
-
1984
- 1984-05-30 JP JP59112473A patent/JPS60253088A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60253088A (ja) | 1985-12-13 |
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