JPH046105B2 - - Google Patents
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- Publication number
- JPH046105B2 JPH046105B2 JP57049121A JP4912182A JPH046105B2 JP H046105 B2 JPH046105 B2 JP H046105B2 JP 57049121 A JP57049121 A JP 57049121A JP 4912182 A JP4912182 A JP 4912182A JP H046105 B2 JPH046105 B2 JP H046105B2
- Authority
- JP
- Japan
- Prior art keywords
- elements
- chip
- wiring board
- integrated circuit
- ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は複数個の集積回路素子を搭載した回路
アセンブリに関し、特に異種類の素子を高密度に
搭載するに好適な回路アセンブリに関する。
アセンブリに関し、特に異種類の素子を高密度に
搭載するに好適な回路アセンブリに関する。
従来技術
複数個の集積回路素子を一枚の配線基板に搭載
し高い実装密度を有する回路アセンブリを実現す
ることは、装置の実装密度を向上するのに有効な
手段である。また、回路アセンブリとして独立し
た実装階層を有することで、生産あるいは保守の
面から見ても有益な手段である。
し高い実装密度を有する回路アセンブリを実現す
ることは、装置の実装密度を向上するのに有効な
手段である。また、回路アセンブリとして独立し
た実装階層を有することで、生産あるいは保守の
面から見ても有益な手段である。
上述の如き回路アセンブリを実現する方法とし
ては、セラミツク配線基板に複数個の集積回路素
子をチツプ状態で銀ペーストあるいはAuSi共晶
等を用いたダイボンド手段により装着し、ワイヤ
ボンドにより電気的接続を得る方法、あるいはセ
ラミツク配線基板にチツプキヤリア等の回路パツ
ケージにあらかじめ格納された個別の集積回路素
子を複数個搭載する方法等が知られている。
ては、セラミツク配線基板に複数個の集積回路素
子をチツプ状態で銀ペーストあるいはAuSi共晶
等を用いたダイボンド手段により装着し、ワイヤ
ボンドにより電気的接続を得る方法、あるいはセ
ラミツク配線基板にチツプキヤリア等の回路パツ
ケージにあらかじめ格納された個別の集積回路素
子を複数個搭載する方法等が知られている。
しかし、従来の方法では生産性や実装密度の面
で問題があつた。すなわち、多数の素子をダイボ
ンドにより配線基板に直接装着する方法において
は、チツプ状態では素子の電気特性を十分に検査
できないことや一旦装着されたチツプを除去し再
装着することが難しいために、回路アセンブリと
しての歩留りが著しく悪くなる欠点がある。ま
た、チツプキヤリア等を搭載する方法では、個々
の素子の電気特性の検査やエージングが基板に搭
載する前にあらかじめできる利点があるが、チツ
プに比べ外形が大きいために配置の自由度が低い
ことや論理素子等の入出力ピンが多い素子ではパ
ツケージ外形が著しく大きくなるために、実装密
度が十分に向上しない欠点がある。
で問題があつた。すなわち、多数の素子をダイボ
ンドにより配線基板に直接装着する方法において
は、チツプ状態では素子の電気特性を十分に検査
できないことや一旦装着されたチツプを除去し再
装着することが難しいために、回路アセンブリと
しての歩留りが著しく悪くなる欠点がある。ま
た、チツプキヤリア等を搭載する方法では、個々
の素子の電気特性の検査やエージングが基板に搭
載する前にあらかじめできる利点があるが、チツ
プに比べ外形が大きいために配置の自由度が低い
ことや論理素子等の入出力ピンが多い素子ではパ
ツケージ外形が著しく大きくなるために、実装密
度が十分に向上しない欠点がある。
また、従来では、記憶素子と論理素子は分離し
て実装するのが一般的であつた。これは、素子の
集積度が低く一定の機能を実現するのに相当数の
素子が必要であり、また素子の動作速度が遅く素
子間の伝播時間が２次的な問題であつたためであ
る。しかるに、近年における半導体素子の高集積
化と高速化に伴い、素子間の伝播時間が装置全体
の速度を決める上で高い割合を占めるようになつ
てきた。このため記憶素子と論理素子を単一モジ
ユール上に混在して高密度に実装する必要が生じ
てきた。
て実装するのが一般的であつた。これは、素子の
集積度が低く一定の機能を実現するのに相当数の
素子が必要であり、また素子の動作速度が遅く素
子間の伝播時間が２次的な問題であつたためであ
る。しかるに、近年における半導体素子の高集積
化と高速化に伴い、素子間の伝播時間が装置全体
の速度を決める上で高い割合を占めるようになつ
てきた。このため記憶素子と論理素子を単一モジ
ユール上に混在して高密度に実装する必要が生じ
てきた。
多数の素子をダイボンドにより配線基板に直接
装着する方法では著しく歩留りが悪い。また、論
理素子は一般に入出力ピンが多くチツプキヤリア
化した場合に外形が著しく大きくなり実装密度の
低下を招く欠点がある。
装着する方法では著しく歩留りが悪い。また、論
理素子は一般に入出力ピンが多くチツプキヤリア
化した場合に外形が著しく大きくなり実装密度の
低下を招く欠点がある。
第１図Ａ，Ｂは回路アセンブリを示し、Ａは平
面図、ＢはＡのＡ−A′線断面図である。図にお
いて、１はセラミツク多層配線基板、２はその端
子ピン、３は予めチツプキヤリア化された記憶素
子、４は論理素子チツプである。
面図、ＢはＡのＡ−A′線断面図である。図にお
いて、１はセラミツク多層配線基板、２はその端
子ピン、３は予めチツプキヤリア化された記憶素
子、４は論理素子チツプである。
本回路アセンブリは以下の手順により作成され
る。すなわち、まず、セラミツク多層配線基板１
の中央に、論理素子チツプ４がAuSi共晶を用い
たダイボンド技術により装着される。次いで、前
記基板１とチツプ４との間に電気的な接続を得る
ためにワイヤボンドが施こされ、更に、保護のた
めにキヤツプ５により気密封止される。しかる
後、予めチツプキヤリア化された記憶素子３が周
囲に搭載される。
る。すなわち、まず、セラミツク多層配線基板１
の中央に、論理素子チツプ４がAuSi共晶を用い
たダイボンド技術により装着される。次いで、前
記基板１とチツプ４との間に電気的な接続を得る
ためにワイヤボンドが施こされ、更に、保護のた
めにキヤツプ５により気密封止される。しかる
後、予めチツプキヤリア化された記憶素子３が周
囲に搭載される。
回路アセンブリによれば、多数の入出力ピンを
有する論理素子が占める面積をキヤツプの大きさ
で定まる範囲に抑えることができる。また、封止
後に従来のパツケージと同様に電気的な検査やエ
ージングが可能であり十分な選別ができる。従つ
て、上記選別後に別途選別されたチツプキヤリア
化記憶素子を搭載すればよく、高い歩留りが確保
できる。
有する論理素子が占める面積をキヤツプの大きさ
で定まる範囲に抑えることができる。また、封止
後に従来のパツケージと同様に電気的な検査やエ
ージングが可能であり十分な選別ができる。従つ
て、上記選別後に別途選別されたチツプキヤリア
化記憶素子を搭載すればよく、高い歩留りが確保
できる。
第２図は他の回路パツケージの例を示す図で、
前記基板１の端子ピン２を取付けた面に前記論理
チツプ４のダイボンドを施こし、反対面にチツプ
キヤリアを搭載するようにしたことにより、より
一層の高密度実装を行つている。この場合、図に
示す如く、基板１のダイボンド部分にキヤビテイ
を設けることにより、端子ピン２の長さの増加を
最小限に抑えることが可能となる。
前記基板１の端子ピン２を取付けた面に前記論理
チツプ４のダイボンドを施こし、反対面にチツプ
キヤリアを搭載するようにしたことにより、より
一層の高密度実装を行つている。この場合、図に
示す如く、基板１のダイボンド部分にキヤビテイ
を設けることにより、端子ピン２の長さの増加を
最小限に抑えることが可能となる。
発明の目的
本発明は、冷却性能を低下させることなく、高
密度実装を実現した回路アセンブリを提供するこ
とにある。
密度実装を実現した回路アセンブリを提供するこ
とにある。
発明の総括的な説明
本発明の要点は、裏面に多数の入出力ピンを有
するセラミツク配線基板に複数個の集積回路素子
を搭載する回路アセンブリにおいて、複数個の集
積回路素子の一部をチツプ状態で前記セラミツク
配線基板の裏面に直接搭載し、前記チツプ状態の
集積回路素子が搭載されたセラミツク基板裏面部
分に対向する表面部分に放熱用フインを設け、そ
の他のセラミツク配線基板の表面に他の集積回路
素子をそれぞれ独立した回路パツケージに格納し
た状態で搭載した点にある。
するセラミツク配線基板に複数個の集積回路素子
を搭載する回路アセンブリにおいて、複数個の集
積回路素子の一部をチツプ状態で前記セラミツク
配線基板の裏面に直接搭載し、前記チツプ状態の
集積回路素子が搭載されたセラミツク基板裏面部
分に対向する表面部分に放熱用フインを設け、そ
の他のセラミツク配線基板の表面に他の集積回路
素子をそれぞれ独立した回路パツケージに格納し
た状態で搭載した点にある。
より具体的には、チツプを裏面に直接搭載（セ
ラミツク基板に直付け）することで、いわゆるフ
エース・ダウン（Face down）形式となり、表
面に放熱フインを取り付けることでセラミツク基
板を通して効率よく熱放熱が可能とし、表面のそ
の余の領域にはパツケージを搭載するものであ
る。セラミツク基板のサイズがチツプサイズでは
なく、ピン数に依存する多ピンチツプは基板に直
接搭載し、他の入出力の少ない素子はチツプキヤ
リア化して、多ピンチツプのピン配置領域の裏面
を使つて、パツケージを搭載することにより、冷
却性能を低下させることなく、高密度実装を実現
するものである。
ラミツク基板に直付け）することで、いわゆるフ
エース・ダウン（Face down）形式となり、表
面に放熱フインを取り付けることでセラミツク基
板を通して効率よく熱放熱が可能とし、表面のそ
の余の領域にはパツケージを搭載するものであ
る。セラミツク基板のサイズがチツプサイズでは
なく、ピン数に依存する多ピンチツプは基板に直
接搭載し、他の入出力の少ない素子はチツプキヤ
リア化して、多ピンチツプのピン配置領域の裏面
を使つて、パツケージを搭載することにより、冷
却性能を低下させることなく、高密度実装を実現
するものである。
発明の実施例
以下、本発明の実施例を第３図に基づき詳細に
説明する。第３図は本発明による回路アセンブリ
の断面図である。本実施例においては、第２図に
示した実施例においてダイボンドにより装着した
素子の消費電力が大きく、発熱量が大きい場合
に、チツプキヤリア面に放熱用のフイン６が取付
けられることを示している。
説明する。第３図は本発明による回路アセンブリ
の断面図である。本実施例においては、第２図に
示した実施例においてダイボンドにより装着した
素子の消費電力が大きく、発熱量が大きい場合
に、チツプキヤリア面に放熱用のフイン６が取付
けられることを示している。
なお、上記実施例に示した、基板に直接搭載す
る素子とチツプキヤリア化素子との配列は一例で
あり、他の任意の配列が可能であることは言うま
でもない。
る素子とチツプキヤリア化素子との配列は一例で
あり、他の任意の配列が可能であることは言うま
でもない。
発明の効果
本発明は、このような構成を採用したことによ
り、チツプを裏面に直接搭載（セラミツク基板に
直付け）することで、いわゆるフエース・ダウン
（Face down）形式となり、表面に放熱フインを
取り付けることでセラミツク基板を通して効率よ
く熱放熱が可能となる。また、放熱フインの大き
さ（基板との接触面積）は、チツプサイズ＋基板
厚）程度でよいから、セラミツク基板裏面におけ
るチツプの端子ピンに必要な領域の上部まで広げ
る必要がなく、この領域にはパツケージを搭載す
ることが可能となる。セラミツク基板のサイズが
チツプサイズではなく、ピン数に依存する多ピン
チツプでは、このような領域を使つて、パツケー
ジを搭載することにより、冷却性能を低下させる
ことなく、高密度実装を実現することができる。
り、チツプを裏面に直接搭載（セラミツク基板に
直付け）することで、いわゆるフエース・ダウン
（Face down）形式となり、表面に放熱フインを
取り付けることでセラミツク基板を通して効率よ
く熱放熱が可能となる。また、放熱フインの大き
さ（基板との接触面積）は、チツプサイズ＋基板
厚）程度でよいから、セラミツク基板裏面におけ
るチツプの端子ピンに必要な領域の上部まで広げ
る必要がなく、この領域にはパツケージを搭載す
ることが可能となる。セラミツク基板のサイズが
チツプサイズではなく、ピン数に依存する多ピン
チツプでは、このような領域を使つて、パツケー
ジを搭載することにより、冷却性能を低下させる
ことなく、高密度実装を実現することができる。
第１図Ａは回路アセンブリの一例を示す平面
図、第１図Ｂは第１図ＡのＡ−A′断面図、第２
図は回路アセンブリの他の例を示す断面図、第３
図は本発明による回路アセンブリを示す断面図で
ある。 １：配線基板、２：端子ピン、３：チツプキヤ
リア化された記憶素子、４：論理素子チツプ、
５：キヤツプ、６：フイン。
図、第１図Ｂは第１図ＡのＡ−A′断面図、第２
図は回路アセンブリの他の例を示す断面図、第３
図は本発明による回路アセンブリを示す断面図で
ある。 １：配線基板、２：端子ピン、３：チツプキヤ
リア化された記憶素子、４：論理素子チツプ、
５：キヤツプ、６：フイン。
Claims (1)
- 【特許請求の範囲】 １ 裏面に多数の入出力ピンを有するセラミツク
配線基板に複数個の集積回路素子を搭載する回路
アセンブリにおいて、複数個の集積回路素子の一
部をチツプ状態で前記セラミツク配線基板の裏面
に直接搭載し、前記チツプ状態の集積回路素子が
搭載されたセラミツク基板裏面部分に対向する表
面部分に放熱用フインを設け、その他のセラミツ
ク配線基板の表面に他の集積回路素子をそれぞれ
独立した回路パツケージに格納した状態で搭載す
ることを特徴とする回路アセンブリ。 ２ 特許請求の範囲第１項の記載において、前記
セラミツク基板の裏面に設けられた凹部の中に、
前記チツプ状態の集積回路素子を搭載することを
特徴とする回路アセンブリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57049121A JPS58166755A (ja) | 1982-03-29 | 1982-03-29 | 回路アセンブリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57049121A JPS58166755A (ja) | 1982-03-29 | 1982-03-29 | 回路アセンブリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166755A JPS58166755A (ja) | 1983-10-01 |
| JPH046105B2 true JPH046105B2 (ja) | 1992-02-04 |
Family
ID=12822227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57049121A Granted JPS58166755A (ja) | 1982-03-29 | 1982-03-29 | 回路アセンブリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166755A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526515B2 (ja) * | 1993-11-26 | 1996-08-21 | 日本電気株式会社 | 半導体装置 |
| US5642262A (en) * | 1995-02-23 | 1997-06-24 | Altera Corporation | High-density programmable logic device in a multi-chip module package with improved interconnect scheme |
| JP4707446B2 (ja) * | 2005-04-26 | 2011-06-22 | 富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619411Y2 (ja) * | 1976-04-01 | 1981-05-08 | ||
| JPH027472Y2 (ja) * | 1980-10-20 | 1990-02-22 | ||
| JPS5780836U (ja) * | 1980-10-31 | 1982-05-19 | ||
| JPS5780837U (ja) * | 1980-10-31 | 1982-05-19 | ||
| JPS5787544U (ja) * | 1980-11-17 | 1982-05-29 | ||
| JPS5797961U (ja) * | 1980-12-08 | 1982-06-16 |
-
1982
- 1982-03-29 JP JP57049121A patent/JPS58166755A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58166755A (ja) | 1983-10-01 |
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