JPH046107B2 - - Google Patents
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- JPH046107B2 JPH046107B2 JP62313156A JP31315687A JPH046107B2 JP H046107 B2 JPH046107 B2 JP H046107B2 JP 62313156 A JP62313156 A JP 62313156A JP 31315687 A JP31315687 A JP 31315687A JP H046107 B2 JPH046107 B2 JP H046107B2
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に係り、特に極微細
構造の電界効果型半導体装置を用いた半導体集積
回路に関するものである。
構造の電界効果型半導体装置を用いた半導体集積
回路に関するものである。
電界効果型半導体装置（以下、FETと略記）
の性能向上を図るには、チヤネル長を短かくする
ことが効果的である。しかし、短チヤネル化に伴
い、パンチスルー現象と呼ばれる望ましくない現
象が生ずる。例えば、従来の金属−半導体接触ゲ
ート型半導体装置（MESFET）は、第２図に示
すように、半導体基板２１とその上に形成された
能動層２２、その能動層２２に形成されたソー
ス・ドレイン領域２３，２３′と、前記能動層２
２上に形成されたゲート電極２４から成つてい
る。
の性能向上を図るには、チヤネル長を短かくする
ことが効果的である。しかし、短チヤネル化に伴
い、パンチスルー現象と呼ばれる望ましくない現
象が生ずる。例えば、従来の金属−半導体接触ゲ
ート型半導体装置（MESFET）は、第２図に示
すように、半導体基板２１とその上に形成された
能動層２２、その能動層２２に形成されたソー
ス・ドレイン領域２３，２３′と、前記能動層２
２上に形成されたゲート電極２４から成つてい
る。
このMES型半導体装置、特に高集積化を目的
とする短チヤネルのMESFETにおいては、印加
されたドレーン電圧VDDによつて起こるソース・
ドレーン間のパンチスルー現象のため、サブスレ
シヨールド領域におけるドレーン電流−ゲート電
圧特性が悪化する。即ち短チヤネルMES型半導
体装置では、長チヤネルMES型半導体装置に比
べて、ソース・ドレーン間にパンチスルー電流が
流れてドレーン電流が完全にはピンチオフしない
という好ましくない特性が現れる。
とする短チヤネルのMESFETにおいては、印加
されたドレーン電圧VDDによつて起こるソース・
ドレーン間のパンチスルー現象のため、サブスレ
シヨールド領域におけるドレーン電流−ゲート電
圧特性が悪化する。即ち短チヤネルMES型半導
体装置では、長チヤネルMES型半導体装置に比
べて、ソース・ドレーン間にパンチスルー電流が
流れてドレーン電流が完全にはピンチオフしない
という好ましくない特性が現れる。
こうした現象はMESFETにかかわらず、金属
−酸化膜−半導体型半導体装置（MOSFET）や
接合ゲート型半導体装置（JFET）等においても
みられる現象である。
−酸化膜−半導体型半導体装置（MOSFET）や
接合ゲート型半導体装置（JFET）等においても
みられる現象である。
このような現象を解決する手段として、先に、
チヤネル層の下方に局所的に不純物をドープした
層を設け、パンチスルーを防止する方法が提案さ
れている（例えば特開昭61−116875号）。
チヤネル層の下方に局所的に不純物をドープした
層を設け、パンチスルーを防止する方法が提案さ
れている（例えば特開昭61−116875号）。
一方、MESFETの電流駆動能力を高めるため
の一方法として、近年、δ−FETが提案された
（例えばイー・エフ・シユーベルト アイ・イ
ー・イ−・イ−・ED−33巻，第５号，第625頁
（1986年）（E.F.Schubertet al IEEE Vol.ED−
33No.５，pp.625（1986）））。これは、従来の
MESFETやMOSFETと異なり、結晶中にδ関
数的に不純物をドープした層を作り、これをチヤ
ネルとして使用するものである。このδ−FET
は確かに駆動能力の点では向上するが、短チヤネ
ル化した場合のパンチスルーは依然として除去す
ることは困難である。
の一方法として、近年、δ−FETが提案された
（例えばイー・エフ・シユーベルト アイ・イ
ー・イ−・イ−・ED−33巻，第５号，第625頁
（1986年）（E.F.Schubertet al IEEE Vol.ED−
33No.５，pp.625（1986）））。これは、従来の
MESFETやMOSFETと異なり、結晶中にδ関
数的に不純物をドープした層を作り、これをチヤ
ネルとして使用するものである。このδ−FET
は確かに駆動能力の点では向上するが、短チヤネ
ル化した場合のパンチスルーは依然として除去す
ることは困難である。
そこで、この両者を結合することにより、駆動
能力が高く、かつ、パンチスルーの生じにくい
FETを実現することが可能となる。
能力が高く、かつ、パンチスルーの生じにくい
FETを実現することが可能となる。
ところが、このδ−FETでは、Ｅ型FETとＤ
型FETとを同一基板上に作製して集積化回路を
作るのは困難である。
型FETとを同一基板上に作製して集積化回路を
作るのは困難である。
本発明では、上記欠点を解決し、同一基板上に
Ｅ型とＤ型のEFTを作り、集積回路を実現する
手段を提供するものである。
Ｅ型とＤ型のEFTを作り、集積回路を実現する
手段を提供するものである。
短チヤネルMES型半導体装置においてパンチ
スルー電流が流れるのは、ドレーン空乏層がソー
ス側へ向つてのび、ドレーン空乏層とソース空乏
層が直接影響し合う為である。
スルー電流が流れるのは、ドレーン空乏層がソー
ス側へ向つてのび、ドレーン空乏層とソース空乏
層が直接影響し合う為である。
本発明では、パンチスルーを押える為、２つの
重要な懸念を明確にしている。第１は、電流分布
の空間的広がりを押え、１次元的な電流分布を実
現することが重要な点。第２は、等ポテンシヤル
線のふくらみがソース側へ向つてのびて行くこと
を押えること。即ち、ドレーン電界の空間的・電
気的遮蔽効果である。
重要な懸念を明確にしている。第１は、電流分布
の空間的広がりを押え、１次元的な電流分布を実
現することが重要な点。第２は、等ポテンシヤル
線のふくらみがソース側へ向つてのびて行くこと
を押えること。即ち、ドレーン電界の空間的・電
気的遮蔽効果である。
上記２つの重要な概念を実現する為、半導体基
体に設ける特別の不純物層は、最低、２層必要と
なる。即ち、第１層は表面に近い位置に、第２層
はポテンシヤルのふくらみの最も大きい位置であ
る。第１層は能動層として作用させるため、ソー
ス（又はドレーン）不純物と同一導電型不純物、
第２層はパンチスルー・ストツパーとして機能さ
せるため、第１層とは反対導電性不純物でそれぞ
れ形成されなければならない。しかも、上記２つ
の概念を効果的に実現させるには、不純物の濃度
は高く、且つ、寸法的には薄い層を形成させる必
要がある。
体に設ける特別の不純物層は、最低、２層必要と
なる。即ち、第１層は表面に近い位置に、第２層
はポテンシヤルのふくらみの最も大きい位置であ
る。第１層は能動層として作用させるため、ソー
ス（又はドレーン）不純物と同一導電型不純物、
第２層はパンチスルー・ストツパーとして機能さ
せるため、第１層とは反対導電性不純物でそれぞ
れ形成されなければならない。しかも、上記２つ
の概念を効果的に実現させるには、不純物の濃度
は高く、且つ、寸法的には薄い層を形成させる必
要がある。
次に、集積回路を実現するためには、ゲートに
電圧を印加しない状態でチヤンネルがON状態に
あるＤ型FETとOFF状態にあるＥ型FETを同時
に作る必要がある。これをMESFETだけで実現
しようとすると、チヤンネル層とゲート電極まで
の距離が異つた２種類のMESFETを作らねばな
らない。この為には、最初にチヤンネル層とゲー
ト電極との距離を大きくとつたエピタキシヤル層
を形成してＤ型FETとし、その一部をエツチン
グしてこの距離を短かくしてＥ型FETを作るの
が一般的なやり方である。しかし、この方法で
は、Ｄ型FETは容易に形成できるものの、Ｅ型
FETを作る際の制御性が大変むずかしいという
欠点がある。
電圧を印加しない状態でチヤンネルがON状態に
あるＤ型FETとOFF状態にあるＥ型FETを同時
に作る必要がある。これをMESFETだけで実現
しようとすると、チヤンネル層とゲート電極まで
の距離が異つた２種類のMESFETを作らねばな
らない。この為には、最初にチヤンネル層とゲー
ト電極との距離を大きくとつたエピタキシヤル層
を形成してＤ型FETとし、その一部をエツチン
グしてこの距離を短かくしてＥ型FETを作るの
が一般的なやり方である。しかし、この方法で
は、Ｄ型FETは容易に形成できるものの、Ｅ型
FETを作る際の制御性が大変むずかしいという
欠点がある。
そこでＤ型FETにある同一基板上にMOSFET
を作ることにより、Ｅ型FETを実現できる。
を作ることにより、Ｅ型FETを実現できる。
以上、２つの重要な概念の導入により、担体は
極薄の能動層を流れることになり、ほぼ１次元的
広がり分布となり、さらに、等ポテンシヤル線の
ソース側へ向つてのびる現象も押えられ、良好な
電気的特性を得ることが可能となる。
極薄の能動層を流れることになり、ほぼ１次元的
広がり分布となり、さらに、等ポテンシヤル線の
ソース側へ向つてのびる現象も押えられ、良好な
電気的特性を得ることが可能となる。
こうした特別の不純物層による電気的効果は、
MES型半導体装置のみならずMOS型半導体装置
をはじめ、基体にヘテロ接合を有する場合でも一
般的に適用できることは言うまでもない。
MES型半導体装置のみならずMOS型半導体装置
をはじめ、基体にヘテロ接合を有する場合でも一
般的に適用できることは言うまでもない。
次に集積回路化については、上記MOSFETは
表面電界をMESFETよりも大きくすることがで
きるのでMOSFET部分でＥ型FETを実現でき、
先のＤ型FETと合せて両タイプのFETが形成さ
れるので、集積回路が実現できる。
表面電界をMESFETよりも大きくすることがで
きるのでMOSFET部分でＥ型FETを実現でき、
先のＤ型FETと合せて両タイプのFETが形成さ
れるので、集積回路が実現できる。
以下、実施例によつて本発明を詳細に説明す
る。
る。
実施例 １
第１図ａに示したように、比抵抗約20Ω・cmの
低不純物濃度ｐ型（100）シリコン基板１１に対
し、分子線エピタキシヤル法を用い、ボロンが面
密度４×1011cm-2ドープされた厚さのきわめて薄
いｐ＋型Si層１２を形成し、続いてp-型Si１１′
を300nmの厚さだけ堆積させる。ここで、ヒ素を
面密度４×1012cm-2ドープし、ｎ型高濃度極薄層
１３を形成する。さらにp-型シリコン１１″を
30nm堆積することにより、表面よりn+，p+型の
２層を有する基板を形成する。なお、１１′，１
１″の比抵抗は１１の比抵抗と同程度とした。
低不純物濃度ｐ型（100）シリコン基板１１に対
し、分子線エピタキシヤル法を用い、ボロンが面
密度４×1011cm-2ドープされた厚さのきわめて薄
いｐ＋型Si層１２を形成し、続いてp-型Si１１′
を300nmの厚さだけ堆積させる。ここで、ヒ素を
面密度４×1012cm-2ドープし、ｎ型高濃度極薄層
１３を形成する。さらにp-型シリコン１１″を
30nm堆積することにより、表面よりn+，p+型の
２層を有する基板を形成する。なお、１１′，１
１″の比抵抗は１１の比抵抗と同程度とした。
次に基板温度を750℃に上げ、酸素を導入する
ことにより表面に薄い酸化膜１４を形成する（第
１図ｂ）。この酸化膜はMOSFET用のゲート酸
化膜になるが、このままでは薄すぎるので、
CVD法等によりSiO2膜をさらに堆積し、全体と
して20nm厚にする。
ことにより表面に薄い酸化膜１４を形成する（第
１図ｂ）。この酸化膜はMOSFET用のゲート酸
化膜になるが、このままでは薄すぎるので、
CVD法等によりSiO2膜をさらに堆積し、全体と
して20nm厚にする。
その後、MESFETとするべき領域のみ、ドラ
イエツチング法によりSiO2膜を除去する（第１
図ｃ）。次にゲート電極１５として、Alを蒸着に
より形成した。
イエツチング法によりSiO2膜を除去する（第１
図ｃ）。次にゲート電極１５として、Alを蒸着に
より形成した。
勿論、ポリシリコンやシリサイド、Ｗ等の電極
材を堆積させてもよい。なお、ソース・ドレイン
領域はｄ図の斜線で示すようにp+イオン打ち込
みにより形成した。形成条件は150KeV、５×
1015cm-2、650℃８時間アニールである。その後、
２つの電界効果型半導体装置の間を周知の方法、
例えばエツチングにより２つの不純物層を貫く溝
を形成してからCVD法によりSiO2保護膜を設け
ることにより、ｄ図に示すような分離領域を設け
た。
材を堆積させてもよい。なお、ソース・ドレイン
領域はｄ図の斜線で示すようにp+イオン打ち込
みにより形成した。形成条件は150KeV、５×
1015cm-2、650℃８時間アニールである。その後、
２つの電界効果型半導体装置の間を周知の方法、
例えばエツチングにより２つの不純物層を貫く溝
を形成してからCVD法によりSiO2保護膜を設け
ることにより、ｄ図に示すような分離領域を設け
た。
以上の工程により、Ｅ型FETになるMOSFET
１７と、Ｄ型FETになるMESFET１６をSi基板
上に作製することができる（第１図ｄ）。
１７と、Ｄ型FETになるMESFET１６をSi基板
上に作製することができる（第１図ｄ）。
この実施例ではSiのみを記述したが、良質の
MOSFETが実現できるならば、GaAs等の他の
半導体材料にも応用できることはいうまでもな
い。
MOSFETが実現できるならば、GaAs等の他の
半導体材料にも応用できることはいうまでもな
い。
さてここで作製したFETの特性を第３図に実
線３１として示す。
線３１として示す。
このMEFETのゲート長は1μmであつた。比較
のために、表面より第２層目１２がない構造の半
導体装置も製造し、その電流−電圧特性を第３図
に破線３２で示す。このように、短チヤネル
MESFETにおいて、ｎ型，ｐ型両方の不純物層
を同時にもつ構造は、ｎ型１層だけの構造に比べ
て、パンチスルーがおさえられ、良好な電気的特
性を得ることが可能となつた。
のために、表面より第２層目１２がない構造の半
導体装置も製造し、その電流−電圧特性を第３図
に破線３２で示す。このように、短チヤネル
MESFETにおいて、ｎ型，ｐ型両方の不純物層
を同時にもつ構造は、ｎ型１層だけの構造に比べ
て、パンチスルーがおさえられ、良好な電気的特
性を得ることが可能となつた。
一方、MOSFETの方は、表面電界のためにゲ
ート電圧０の場合では電流は流れず、Ｅ型FET
になつていることが実証された。
ート電圧０の場合では電流は流れず、Ｅ型FET
になつていることが実証された。
以上説明したごとく本発明によれば、ゲート長
で1μm以下のサブミクロン領域までパンチスルー
を起こすことなく良好な電気的特性を実現でき
る。そして、このような半導体装置をMES型と
MOS型にすることにより、簡単に集積回路を実
現できることができる。
で1μm以下のサブミクロン領域までパンチスルー
を起こすことなく良好な電気的特性を実現でき
る。そして、このような半導体装置をMES型と
MOS型にすることにより、簡単に集積回路を実
現できることができる。
第１図は本発明の実施例における半導体集積回
路の製造工程を示す断面図、第２図は従来の
MESFETの構造を示す断面図、第３図は本発明
の実施例における半導体集積回路の特性を示す図
である。 符号の説明、１１……シリコン基板、１２……
p+シリコン層、１１′，１１″……p-シリコン層、
１３……ｎ型高濃度層、１４……酸化膜、１５…
…ゲート電極、１６……MESFET、１７……
MOSFET、２１……半導体基板、２２……能動
層、２２，２３′……ソース・ドレイン領域、２
４……ゲート電極。
路の製造工程を示す断面図、第２図は従来の
MESFETの構造を示す断面図、第３図は本発明
の実施例における半導体集積回路の特性を示す図
である。 符号の説明、１１……シリコン基板、１２……
p+シリコン層、１１′，１１″……p-シリコン層、
１３……ｎ型高濃度層、１４……酸化膜、１５…
…ゲート電極、１６……MESFET、１７……
MOSFET、２１……半導体基板、２２……能動
層、２２，２３′……ソース・ドレイン領域、２
４……ゲート電極。
Claims (1)
- １ MES型電界効果型半導体装置及びMOS型電
界効果型半導体装置とを同時に有する半導体集積
回路であつて、基体不純物を有する基体半導体
と、この基体半導体上に形成された半導体積層構
造と、この半導体積層構造上に配設された２組の
ソース・ドレイン電極対とを有し、上記複数の半
導体積層構造はそれぞれ厚さが５〜200Åの上記
基体不純物と同一導電型のパンチ・スルーストツ
パー層たる第１の不純物層と上記基体不純物と反
対導電型の能動層たる第２の不純物層とを含み、
上記第１の不純物層は上記基体半導体と上記第２
の不純物層との間に位置し、上記２組のソース・
ドレイン電極対は２組のソース・ドレイン領域に
よりそれぞれ上記第２の不純物層と電気的に接続
され、かつ上記半導体積層構造の上記２組のソー
ス・ドレイン電極対の対間に上記半導体積層構造
体の表面から上記第１及び第２の不純物領域を貫
いて分離領域が形成されてなることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313156A JPH01155665A (ja) | 1987-12-12 | 1987-12-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313156A JPH01155665A (ja) | 1987-12-12 | 1987-12-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155665A JPH01155665A (ja) | 1989-06-19 |
| JPH046107B2 true JPH046107B2 (ja) | 1992-02-04 |
Family
ID=18037784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62313156A Granted JPH01155665A (ja) | 1987-12-12 | 1987-12-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013147272A1 (ja) | 2012-03-30 | 2013-10-03 | 日本碍子株式会社 | ハニカム形状セラミック多孔質体、その製造方法、及びハニカム形状セラミック分離膜構造体 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1254026C (zh) * | 2000-11-21 | 2006-04-26 | 松下电器产业株式会社 | 通信系统用仪器 |
-
1987
- 1987-12-12 JP JP62313156A patent/JPH01155665A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013147272A1 (ja) | 2012-03-30 | 2013-10-03 | 日本碍子株式会社 | ハニカム形状セラミック多孔質体、その製造方法、及びハニカム形状セラミック分離膜構造体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01155665A (ja) | 1989-06-19 |
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| EXPY | Cancellation because of completion of term |