JPH0628301B2 - 相補型半導体装置 - Google Patents
相補型半導体装置Info
- Publication number
- JPH0628301B2 JPH0628301B2 JP63058191A JP5819188A JPH0628301B2 JP H0628301 B2 JPH0628301 B2 JP H0628301B2 JP 63058191 A JP63058191 A JP 63058191A JP 5819188 A JP5819188 A JP 5819188A JP H0628301 B2 JPH0628301 B2 JP H0628301B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- semiconductor
- control electrode
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特に高集積化に適した相
補型半導体装置に関するものである。
補型半導体装置に関するものである。
集積化された回路構成をもつ半導体装置において、集積
度と動作速度の向上の両立を図るには、電子を担体とし
て用いるｎ型半導体素子と正孔を担体として用いるｐ型
半導体素子とを接続した相補型とすることが効果的であ
る。第２図はＭＯＳ型半導体を用いた相補型（以下ＣＭ
ＯＳと略記する）の半導体装置の一例を示したもので、
半導体基板１と、この基板１と同一導電型のソース２，
ドレイン３及び反対導電型のソース４，ドレイン５と、
前記基板１上に形成されたゲート絶縁膜６，６′と、こ
の絶縁膜６，６′上に各々設けられたゲート電極、７，
８を具備した構造になっている。
度と動作速度の向上の両立を図るには、電子を担体とし
て用いるｎ型半導体素子と正孔を担体として用いるｐ型
半導体素子とを接続した相補型とすることが効果的であ
る。第２図はＭＯＳ型半導体を用いた相補型（以下ＣＭ
ＯＳと略記する）の半導体装置の一例を示したもので、
半導体基板１と、この基板１と同一導電型のソース２，
ドレイン３及び反対導電型のソース４，ドレイン５と、
前記基板１上に形成されたゲート絶縁膜６，６′と、こ
の絶縁膜６，６′上に各々設けられたゲート電極、７，
８を具備した構造になっている。
前記ＣＭＯＳ半導体装置において、基板１と同一導電型
のソース２，ドレイン３を基板１に直接設けると、ソー
ス２と基板１の間、およびドレイン３と基板１の間が各
々電気的導通状態となってしまう。このため、ソース
２，ドレイン３を設ける場所には、あらかじめ基板１と
は反対導電型の領域９を設けておく必要がある。領域９
は、通常不純物の熱拡散やイオン注入等により形成され
る。
のソース２，ドレイン３を基板１に直接設けると、ソー
ス２と基板１の間、およびドレイン３と基板１の間が各
々電気的導通状態となってしまう。このため、ソース
２，ドレイン３を設ける場所には、あらかじめ基板１と
は反対導電型の領域９を設けておく必要がある。領域９
は、通常不純物の熱拡散やイオン注入等により形成され
る。
ところでこの領域９は基板の一部分に局所的に形成さね
ばらない。このため、製造工程が増加し、歩留りにも悪
影響を及ぼすという問題があった。上述の問題はＣＭＯ
Ｓ半導体装置に限らず、相補型ＭＥＳＦＥＴ等において
も同様に発生する。
ばらない。このため、製造工程が増加し、歩留りにも悪
影響を及ぼすという問題があった。上述の問題はＣＭＯ
Ｓ半導体装置に限らず、相補型ＭＥＳＦＥＴ等において
も同様に発生する。
本発明の目的は、かかる製造工程の増加を抑え、容易に
形成でき、かつ特性のすぐれた相補型半導体装置を提供
することにある。
形成でき、かつ特性のすぐれた相補型半導体装置を提供
することにある。
上記目的は、相補型半導体装置において、第１の制御電
極を半導体基板中に埋込み、第２の制御電極を上記基板
上面に形成し、上記２つの制御電極の間に第１，第２導
電型の少なくとも２つの不純物層を設け、上記第１の制
御電極により上記不純物層のうちの上記第１の制御電極
側の不純物層中に形成されるチャネル中のキャリアを、
上記第２の制御電極により上記不純物層のうちの上記第
２の制御電極側の不純物層中に形成されるチャネル中の
キャリアを各々制御することにより達成される。
極を半導体基板中に埋込み、第２の制御電極を上記基板
上面に形成し、上記２つの制御電極の間に第１，第２導
電型の少なくとも２つの不純物層を設け、上記第１の制
御電極により上記不純物層のうちの上記第１の制御電極
側の不純物層中に形成されるチャネル中のキャリアを、
上記第２の制御電極により上記不純物層のうちの上記第
２の制御電極側の不純物層中に形成されるチャネル中の
キャリアを各々制御することにより達成される。
相補型半導体装置において電流を制御するためには、
（１）キャリア（電子あるいは正孔）の流れる導電路
（チャネル）の形成と（２）その流れを制御する電極の
存在が必要条件であり、さらに短チャネル素子を実現す
るには、短チャネル素子特有のパンチスルー現象を抑え
るため、（３）パンチスルーストッパーの形成が重要と
なる。
（１）キャリア（電子あるいは正孔）の流れる導電路
（チャネル）の形成と（２）その流れを制御する電極の
存在が必要条件であり、さらに短チャネル素子を実現す
るには、短チャネル素子特有のパンチスルー現象を抑え
るため、（３）パンチスルーストッパーの形成が重要と
なる。
第１の条件を満たすべく、半導体基板側に第１導電型不
純物層、素子上面側に第２導電型不純物層を形成した場
合、従来のＣＭＯＳのように制御電極をすべて基板上面
に設置すると、第１導電型不純物層内のキャリアの流れ
を制御するための電界は、第２導電型不純物層の存在に
より、電気的に遮蔽されてしまう。
純物層、素子上面側に第２導電型不純物層を形成した場
合、従来のＣＭＯＳのように制御電極をすべて基板上面
に設置すると、第１導電型不純物層内のキャリアの流れ
を制御するための電界は、第２導電型不純物層の存在に
より、電気的に遮蔽されてしまう。
本発明では、製造工程の簡単化とパンチスルーの制御の
ため、２つの重要な概念を明確にしている。その第１
は、第１導電型不純物層の、第２導電型不純物層による
電気的遮蔽効果を回避する点。第２は、第１導電型層と
第２導電型層とが互いにパンチスルーストッパーとして
働くことである。
ため、２つの重要な概念を明確にしている。その第１
は、第１導電型不純物層の、第２導電型不純物層による
電気的遮蔽効果を回避する点。第２は、第１導電型層と
第２導電型層とが互いにパンチスルーストッパーとして
働くことである。
半導体基板中に埋込まれた電極を用いることにより上下
２層に作られた第１，第２導電型層は、各々、基板側の
層（第１導電型不純物層）が基板内部に埋込まれた制御
電極（第１の制御電極）により制御を受ける能動層、表
面に近い層（第２導電型不純物層）が表面に設けられた
制御電極（第２の制御電極）により制御を受ける能動層
となり、電気的遮蔽効果を受けないですむ。かつ、非能
動領域は、能動領域に対し逆導電性をもち、パンチスル
ー・ストッパとして機能させることができる。
２層に作られた第１，第２導電型層は、各々、基板側の
層（第１導電型不純物層）が基板内部に埋込まれた制御
電極（第１の制御電極）により制御を受ける能動層、表
面に近い層（第２導電型不純物層）が表面に設けられた
制御電極（第２の制御電極）により制御を受ける能動層
となり、電気的遮蔽効果を受けないですむ。かつ、非能
動領域は、能動領域に対し逆導電性をもち、パンチスル
ー・ストッパとして機能させることができる。
以下、本発明を図面を参照して、詳細に説明する。
第１図は本発明の一実施例の相補型半導体装置の断面図
である。以下その製造方法を説明する。比抵抗約１００
Ω・cmの低不純物濃度ｐ型（１００）シリコン基板１１
に対し、ニッケルシリサイドを用いて埋込み電極（第１
の制御電極）１２を幅０．５μｍにわたり形成する。続
いて分子線エピタキシャル法を用いて極低濃度ｎ−層１
３を３００ｎｍの厚さに堆積させる。更に、ボロンが面
密度１×１０12cm-2ドープされた厚さのきわめて薄いｐ
＋層Ｓｉ層１４を形成し、続いて、極低濃度層１５を形
成した後、アンチモンが面密度１×１０12cm-2ドープさ
れた厚さのきわめて薄いｎ＋Ｓｉ層１６を形成する。こ
の上に、極低濃度層１７を形成した後、上部電極（第２
の制御電極）１８を幅０．５μｍにわたり線状に形成す
る。
である。以下その製造方法を説明する。比抵抗約１００
Ω・cmの低不純物濃度ｐ型（１００）シリコン基板１１
に対し、ニッケルシリサイドを用いて埋込み電極（第１
の制御電極）１２を幅０．５μｍにわたり形成する。続
いて分子線エピタキシャル法を用いて極低濃度ｎ−層１
３を３００ｎｍの厚さに堆積させる。更に、ボロンが面
密度１×１０12cm-2ドープされた厚さのきわめて薄いｐ
＋層Ｓｉ層１４を形成し、続いて、極低濃度層１５を形
成した後、アンチモンが面密度１×１０12cm-2ドープさ
れた厚さのきわめて薄いｎ＋Ｓｉ層１６を形成する。こ
の上に、極低濃度層１７を形成した後、上部電極（第２
の制御電極）１８を幅０．５μｍにわたり線状に形成す
る。
このようにして作られた基体をもとに、ｎ−チャネル部
分のソース，ドレイン領域１９，２０、ならびにｐ−チ
ャネル部分のソース，ドレイン領域２１，２２をそれぞ
れ深さ０．４μｍ，０．７μｍにわたり形成することに
より、相補型半導体装置が完成する。
分のソース，ドレイン領域１９，２０、ならびにｐ−チ
ャネル部分のソース，ドレイン領域２１，２２をそれぞ
れ深さ０．４μｍ，０．７μｍにわたり形成することに
より、相補型半導体装置が完成する。
上記の本実施例に係る相補型半導体装置の実効チャネル
長は０．５μｍである。このような短チャネル素子で
は、従来の構造ならばパンチスルーにより正常な動作を
得られなかったが、上記本実施例の素子においては良好
な電気的特性を得ることが可能可能となる。
長は０．５μｍである。このような短チャネル素子で
は、従来の構造ならばパンチスルーにより正常な動作を
得られなかったが、上記本実施例の素子においては良好
な電気的特性を得ることが可能可能となる。
また、相補型半導体装置としての伝達特性については、
動作電圧が例えば０．５Ｖと比較的低くても良好な伝達
曲線が得られる。
動作電圧が例えば０．５Ｖと比較的低くても良好な伝達
曲線が得られる。
次に、ガリウム・ヒ素相補型半導体装置に本発明を適用
した場合の例を示す。第３図は半絶縁性ガリウム・ヒ素
基板６１の上に押込み電極（第１の制御電極）６２を線
状に形成した後、アルミニウム・ガリウム・ヒ素６３を
３００ｎｍ堆積し、ｐ＋ガリウム・ヒ素層６４、アルミ
ニウム・ガリウム・ヒ素層６５、ｎ＋型ガリウム・ヒ素
層６６、アルミニウム・ガリウム・ヒ素層６７の順で堆
積し、表面に上部電極（第２の制御電極）６８を形成す
る。この後、ｎ，ｐチャネルそれぞれのソース，ドレイ
ン領域６９，７０および７１，７２を形成し、相補型半
導体装置を製作した。
した場合の例を示す。第３図は半絶縁性ガリウム・ヒ素
基板６１の上に押込み電極（第１の制御電極）６２を線
状に形成した後、アルミニウム・ガリウム・ヒ素６３を
３００ｎｍ堆積し、ｐ＋ガリウム・ヒ素層６４、アルミ
ニウム・ガリウム・ヒ素層６５、ｎ＋型ガリウム・ヒ素
層６６、アルミニウム・ガリウム・ヒ素層６７の順で堆
積し、表面に上部電極（第２の制御電極）６８を形成す
る。この後、ｎ，ｐチャネルそれぞれのソース，ドレイ
ン領域６９，７０および７１，７２を形成し、相補型半
導体装置を製作した。
上記半導体装置では、ガリウム・ヒ素とアルミニウム・
ガリウム・ヒ素の禁止帯幅が異なるため、担体となる電
子と正孔がそれぞれの動作層の中で極所的に閉じ込めら
れ、かつ、アルミニウム・ガリウム・ヒ素が高抵抗であ
るため、制御電極に対するリーク電流も減少する効果が
加わり、良好な電気的特性が得られる。
ガリウム・ヒ素の禁止帯幅が異なるため、担体となる電
子と正孔がそれぞれの動作層の中で極所的に閉じ込めら
れ、かつ、アルミニウム・ガリウム・ヒ素が高抵抗であ
るため、制御電極に対するリーク電流も減少する効果が
加わり、良好な電気的特性が得られる。
以上説明したごとく本発明によれば、実効ゲート長で１
μｍ以下のサブミクロン領域までパンチスルーを起こす
ことなく良好な電気的特性を示す相補型半導体装置を容
易に実現できる。
μｍ以下のサブミクロン領域までパンチスルーを起こす
ことなく良好な電気的特性を示す相補型半導体装置を容
易に実現できる。
第１図は本発明の一実施例のＳｉ相補型半導体装置の断
面図、第２図は従来の相補型ＭＯＳＦＥＴの断面図、第
３図は本発明の他の実施例のＧａＡｓ−ＧａＡｌＡｓ相
補型半導体装置の断面図である。 １１……ｐ型Ｓｉ基板、１２，６２……埋込み電極（第
１の制御電極）、１４……ｐ＋Ｓｉ層、１６……ｎ＋Ｓ
ｉ層、１８，６８……上部電極（第２の制御電極）、６
１……ＧａＡｓ基板、６４……ｐ型ＧａＡｓ層、６６…
…ｎ型ＧａＡｓ層。
面図、第２図は従来の相補型ＭＯＳＦＥＴの断面図、第
３図は本発明の他の実施例のＧａＡｓ−ＧａＡｌＡｓ相
補型半導体装置の断面図である。 １１……ｐ型Ｓｉ基板、１２，６２……埋込み電極（第
１の制御電極）、１４……ｐ＋Ｓｉ層、１６……ｎ＋Ｓ
ｉ層、１８，６８……上部電極（第２の制御電極）、６
１……ＧａＡｓ基板、６４……ｐ型ＧａＡｓ層、６６…
…ｎ型ＧａＡｓ層。
Claims (4)
- 【請求項１】半導体基体と、前記半導体基体の所定の領
域に形成された埋込み制御電極と、前記埋込み制御電極
を有する前記半導体基体上に形成された第１の半導体層
と、前記第１の半導体層上に形成され、前記第１の半導
体層に不純物濃度よりも高い不純物濃度を有する第２の
半導体層と、前記第２の半導体層上に形成され、前記第
２の半導体層の不純物濃度よりも低い濃度を有する第３
の半導体層と、前記第３の半導体層上に形成され、前記
第３の半導体層の不純物濃度よりも高い不純物濃度を有
し、かつ前記第２の半導体層とは導電型が反対の第４の
半導体層と、前記第４の半導体層上に形成され、前記第
４の半導体層の不純物濃度よりも低い濃度を有する第５
の半導体層と、前記第２の半導体層に達し、前記埋込み
制御電極に対してソース及びドレインとなる第１及び第
２の不純物ドープ領域と、前記第５の半導体層上の所定
の領域に形成された第２の制御電極と、前記第４の半導
体層に達し、前記第２の制御電極に対してソース及びド
レインとなる第３及び第４の不純物ドープ領域とを有す
ることを特徴とする相補型半導体装置。 - 【請求項２】上記第２の半導体層の導電型はｐ型であ
り、上記第４の半導体層の導電型はｎ型であることを特
徴とする請求項１記載の相補型半導体装置。 - 【請求項３】上記半導体基体は、半絶縁性ガリウム砒素
からなることを特徴とする請求項１又は請求項２記載の
相補型半導体装置。 - 【請求項４】上記半導体基体は、シリコンからなること
を特徴とする請求項１又は請求項２記載の相補型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058191A JPH0628301B2 (ja) | 1988-03-14 | 1988-03-14 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058191A JPH0628301B2 (ja) | 1988-03-14 | 1988-03-14 | 相補型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01232759A JPH01232759A (ja) | 1989-09-18 |
| JPH0628301B2 true JPH0628301B2 (ja) | 1994-04-13 |
Family
ID=13077127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63058191A Expired - Lifetime JPH0628301B2 (ja) | 1988-03-14 | 1988-03-14 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628301B2 (ja) |
-
1988
- 1988-03-14 JP JP63058191A patent/JPH0628301B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01232759A (ja) | 1989-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |