JPH046110B2 - - Google Patents

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JPH046110B2
JPH046110B2 JP61138631A JP13863186A JPH046110B2 JP H046110 B2 JPH046110 B2 JP H046110B2 JP 61138631 A JP61138631 A JP 61138631A JP 13863186 A JP13863186 A JP 13863186A JP H046110 B2 JPH046110 B2 JP H046110B2
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    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体論理回路装置において、エミ
ツタ層とベース層との間に形成された超格子層か
らなるエミツタ側ポテンシヤル・バリア層ならび
にベース層とコレクタ層との間に形成されたコレ
クタ側ポテンシヤル・バリア層を有してなり、微
分負性抵抗特性を持つ記憶能動素子と、その記憶
能動素子のベース・エミツタ間に挿入された電流
源と、同じくその記憶能動素子のベースに選択的
に信号を与える手段を備えてなる構成を有し、ベ
ース側を制御して前記記憶能動素子における二つ
の安定状態の何れか一方を意図した時に選択でき
るようにし、コレクタ側或いはエミツタ側から、
その二つの安定状態の何れか一方に対応する信号
を取出すことにより、構成が簡単で且つ高速の多
安定な論理動作を可能であるようにしたものであ
る。
〔産業上の利用分野〕
本発明は、共鳴トンネリング効果を利用するト
ランジスタ（resonant‐tunneling transistor以
下RHETと略す）を記憶能動素子とする半導体
論理回路装置に関する。
〔従来の技術〕
現在まで、多くの種類の意図した時のみ二つの
安定状態の間を遷移させることのできる双安定な
半導体論理回路装置（クロツク・パルス端子のあ
るフリツプフロツプ）が実用化されてきたが、そ
の高速化と高集積化に対する要求は止ることを知
らない。然しながら、微細加工における技術限
界、配線容量増大に起因する遅延時間の増大等が
理由となり、前記要求への対応は次第に頭打ちの
状態に成りつつある。これを打開するためには、
能動素子自体を高速化すると共に、新しい機能を
持つようにし、半導体論理回路装置としての機能
を損なうことなく、素子数を低減し且つ高速とな
るようにしなければならない。因に、前記のよう
な半導体論理回路装置でも最も簡単なものの一つ
であるＤフリツプフロツプを構成するにも、最低
３個のトランジスタを必要とする。
〔発明が解決しようとする問題点〕
上記のように、今後、双安定或いはさらに多安
定な半導体論理回路装置のあるべき一つの姿とし
て、高速であることは勿論のこと、構成素子数を
少なくしたものが挙げられる。然しながら、その
ような双安定或いは更に多安定な半導体論理回路
装置が実現されていないのは、それを構成するに
適した記憶能動素子が存在しないことが原因にな
つていると考えられる。そこで本発明は、共鳴ト
ンネリング効果を利用するトランジスタ、例えば
RHETを用いることにより、構成が簡単で動作
が高速である多安定半導体論理回路装置を得よう
とするものである。
〔問題点を解決するための手段〕
本発明は、エミツタ層とベース層との間に形成
された超格子層からなるエミツタ側ポテンシヤ
ル・バリア層ならびにベース層とコレクタ層との
間に形成されたコレクタ側ポテンシヤル・バリア
層を有してなり、そのベース・エミツタ間の電圧
−電流特性に微分負性抵抗領域を有する記憶能動
素子と、該記憶能動素子のベース・エミツタ間に
接続され該記憶能動素子に複数の安定状態をとら
せるための電流源と、該記憶能動素子の書換え指
定時に信号をそのベースに印加する端子と、該記
憶能動素子のコレクタ側或いは、エミツタ側から
その二つの安定状態の何れか一方に対応する信号
を取出す端子とを備えることを特徴とする半導体
論理回路装置を提供するものである。
〔作用〕
RHET等の共鳴トンネリング効果を利用する
トランジスタは、その動作速度が極めて高速であ
り、上記のようにそのベース・エミツタ間の電圧
−電流特性に微分負性特性をもたせることができ
る。そのため、ベース側を制御して前記記憶能動
素子における二つの安定状態の何れか一方を意図
した時に選択できるようにし、コレクタ側或いは
エミツタ側から、その二つの安定状態の何れか一
方に対応する信号を取出すことにより、構成が簡
単で且つ高速の多安定な論理動作が可能となる。
〔実施例〕 先ず、第２図は本発明の実施例に用いた
RHETを説明するための図であり、Ａは要部切
断側面図Ｂは図Ａに対応させたエネルギ・バン
ド・ダイアグラムをそれぞれ表している。
第２図Ａにおいて、１はn+型GaAsコレクタ
層、２はAlyGa1-yAsコレクタ側ポテンシヤル・
バリア層、３はn+型GaAsベース層、４は超格子
層、５はn+型GaAsエミツタ層、６はエミツタ電
極、７はベース電極、８はコレクタ電極をそれぞ
れ示している。また、第２図Ｂにおいて、Ecは
伝導帯の底、EFはフエルミ・レベル、Exはサ
ブ・バンドのエネルギ・レベルをそれぞれ示して
いる。なお、超格子層４はAlxGa1-xAsバリア層
４ＡとGaAsウエル層４Ｂとから成つていて、図
示例では二つのバリア層と一つのウエル層で構成
されているが、必要であれば複数のウエル層およ
びそれを形成するためのバリア層を用いてもよ
い。
第３図ＡからＤはRHETの動作原理を説明す
る為のエネルギ・バンド・ダイアグラムを表し、
第２図において用いた記号と同一記号は同部分を
示すか同じ意味を持つように用いている。第３図
において、Exはウエル層４Ｂ内に生成されるサ
ブ・バンドのエネルギ・レベル、ｑはキヤリア
（電子）の電荷量、φcはコレクタ側ポテンシヤ
ル・バリア層２とベース層３との間における伝導
帯底不連続値（conduction band
discontinuity）、VBEはベース・エネルギ間電圧
をそれぞれ示している。
第３図Ａはベース・エネルギ間電圧VBEが０
か或いは０に近い場合に於けるエネルギ・バン
ド・ダイアグラムである。図示の状態では、コレ
クタ・エミツタ間に電圧VCEが印加されている
が、ベース・エミツタ間電圧VBEが殆ど０であ
るので、エミツタ層５に於けるエネルギ・レベル
がウエル層４Ｂに於けるサブ・バンドのエネル
ギ・レベルExと相違しているため、エミツタ層
５に於ける電子は超格子層４をトンネリングして
ベース層３に抜けることは不可能であり、したが
つて、RHETには電流が流れていない。
第３図Ｂはベース・エミツタ間電圧VBEが
2Ex／ｑに殆ど等しい場合に於けるエネルギ・バ
ンド・ダイアグラムである。図示の状態では、エ
ミツタ層５に於けるエネルギ・バンドがウエル層
４Ｂに於けるサブ・バンドのエネルギ・レベル
Exと整合するため、エミツタ層５に於ける電子
は共鳴トンネリング効果で超格子層４を抜けてベ
ース層３に注入され、そこでポテンシヤル・エネ
ルギ（≒2Ex）が運動エネルギに変換されるの
で、電子は所謂ホツトな状態となり、ベース層３
をバリステイツクに通過してコレクタ層１に到達
するものである。
しかしながら、コレクタ・バリアの高さを2Ex
より大きく採つておくと、電子は殆どがコレク
タ・バリアによつて遮られて、コレクタ電流とな
らずベース電流となる。
第３図Ｃはベース・エミツタ間電圧VBEが
2Ex／ｑより大きい場合に於けるエネルギ・バン
ド・ダイアグラムである。図示の状態では、エミ
ツタ層５に於けるエネルギ・レベルがウエル層４
Ｂに於けるサブ・バンドのエネルギ・レベルEx
より高くなつてしまうので共鳴トンネリング効果
は発生せず、再びエミツタ層５からベース層３に
抜ける電子はなくなつて電流は低減される。
第３図Ｄはベース・エミツタ間電圧VBEが
2Ex／ｑよりかなり大きい場合に於けるエネル
ギ・バンド・ダイアグラムである。図示の状態で
は、二つのバリア層４Ａのうち、ベース層３に近
い側バリア層４Ａはエミツタ層のエネルギ・レベ
ルに比べて、低くなつているので、電子はエミツ
タ層５に近い側のバリア層４Ａを直接トンネリン
グする。しかも、この時の電子はコレクタ・バリ
アを越えるのに充分なエネルギを持つので、コレ
クタ・バリアを越えて、コレクタ層１に到達す
る。
第４図は前記で説明したようなRHETにおけ
るベース・エミツタ間電圧VBEトンネリングベ
ース電流IBおよび、コレクタ電流Icとの関係を
説明する線図である。図では、横軸にベース・エ
ミツタ間電圧を、縦軸には、ベース電流IBおよ
び、コレクタ電流Icをそれぞれ採つてある。図か
ら明らかなように、RHETに於けるVBE対IBの
関係において、所謂、共鳴トンネリング効果に依
る微分負性抵抗領域が存在している。したがつ
て、この特性を利用すれば、RHETを記憶能動
素子として動作させることが可能である。
第１図Ａは本発明に於ける半導体論理回路装置
の原理を説明するための要部回路図、第１図Ｂは
第１図Ａの半導体論理回路装置を表す論理記号を
表している。図において、QRはRHETである記
憶能動素子、QSはスイツチング素子、RLは負性
抵抗、RBは電流源抵抗、Ｄは入力端子、Ｑは出
力端子、Ｔはクロツク端子、Vcc１およびVcc２
は正側電流源レベルをそれぞれ示している。
図示のように、記憶能動素子QRのベースに電
流源抵抗RBを介して、正側電流源レベルVCC１
を供給する電源に接続するとベース・エミツタ間
には一種の定電流源が挿入されたことと等価にな
り、その際のベース・エミツタ間電圧VBEとベ
ース電流IBとの関係は第５図Ａに見られる通り
である。図では、横軸にベース・エミツタ間電圧
VBEを、縦軸には、ベース電流IBを採つてあり、
CLは特性線、LLスイツチング素子QSがOFFの
状態の時の負荷線、LLHはスイツチング素子QS
がON状態で且つ入力が高いレベルの時の負荷
線、LLLはスイツチング素子QSがON状態で且
つ入力が低いレベルの時の負荷線、Ａ，Ｂ，Ｃお
よびＤは安定点をそれぞれ示している。
スイツチング素子QSがOFF状態（LL）の時
は、図から明らかであるが、記憶能動素子QRは
安定点ＡおよびＢに見られるように二つの安定状
態を維持することができる。
スイツチング素子QSがOFF状態（LL）から
ON状態、そして再びOFF状態と遷移すると、入
力が高いレベル（LLH）の時には、安定点はＡ
もしくはＢからＣを経てＢへ遷移する。入力が低
いレベル（LLL）の時には、安定点はＡもしく
はＢからＤを経てＡへ遷移する。
以上のように、スイツチング素子QSにより記
憶能動素子QRは二つの安定点ＡおよびＢに見ら
れるように二つの安定状態の何れか一方から他方
へ遷移させることができる。
第５図Ｂはベース・エミツタ間電圧VBEとコ
レクタ電流Icとの関係を示したものである。図で
は、横軸にベース・エミツタ間電圧VBEを第５
図Ａと同じスケールで、縦軸には、コレクタ電流
Icを採つてある。点ＥおよびＦはそれぞれ第５図
Ａにおける安定点ＡおよびＢに対応した点であ
る。安定点Ｂに於いては、コレクタ電流〔図Ｂの
Ｆに対応する〕は多く流れているために、負荷抵
抗RLにより記憶能動素子QRのコレクタレベルは
低くなり、安定点Ａに於いては、コレクタ電流
〔図ＢのＥに対応する〕は少ししか流れていない
ため、コレクタのレベルは高くなる。
以上のように、スイツチング素子QSをONさ
せた時のみ二つの安定状態の何れか一方から、他
方に遷移させることができる双安定な論理回路が
実現できる。
第６図Ａは本発明に依る双安定な半導体論理回
路装置を用いて構成した、ダイナミツク分周回
路、第６図Ｂは本発明に依る双安定な半導体論理
回路装置を用いて構成した、スタテイツク分周回
路の原理を説明するための要部回路図である。
DFは前記半導体論理回路装置であり、Ｉはイン
バータ回路、INは入力、OUTは出力である。
第７図は第６図に示されているスタテイツク分
周回路の入力IN、出力OUT、接続点N1、ないし
N3に於ける電位のタイミング・チヤートを示し
ている。
図から明らかなように、入力信号INに対して、
出力信号OUTの周波数が半分になつていること
が分る。以上の実施例の構成によると、記憶能動
素子であるRHETにおいて発生する共鳴トンネ
リング効果はそのベースの二つの安定状態を現出
させることが可能であり、この二つの安定状態を
ベース側からの信号で任意に遷移させることがで
き、その安定状態に対応する信号をコレクタ側或
いはエミツタ側から取出すことができる。そし
て、これを利用して意図した時のみ（CPまたは
Ｔにタイミング信号を印加した時のみ）状態を遷
移させることができる、双安定な半導体論理回路
装置を構成する。そして、本発明に係る半導体論
理回路装置は、従来、最低３個のトランジスタが
必要であつたものが、２個のトランジスタを用い
るのみで実現できる。しかも、その動作は安定で
ある。さらに、前記半導体論理回路装置一つでダ
イナミツク分周器を、また、前記半導体論理回路
装置を二つとインバータを二つ用いることで、低
周波から超高周波まで動くスタテイツクな分周器
を容易に構成することができる。
以下に、本発明の実施例をより具体的に半導体
論理回路装置を構成する諸要素に対して、次のよ
うな定数を与えて論理動作をさせ、接続点Ｎから
プローブで出力を取出して観測した結果を示す。
RB：1.5〔ＫΩ〕 RL：10〔ＫΩ〕 Vcc１：１〔Ｖ〕 Vcc２：１〔Ｖ〕 この半導体論理回路装置の動作、即ち、入力端
子Ｄ、出力端子Ｑ、クロツク端子CPに於ける電
位のタイミング・チヤートにして示すと第８図に
見られる通りであり、該図では第１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
図示の電位波形から、記憶能動素子QRが間違
いなく意図した時に状態を遷移させることのでき
る双安定な論理動作をしていることが看取され
る。
なお、以上の実施例においては、量子井戸の準
位が一つの場合を示したが、量子井戸の準位が二
つ以上で、微分負性抵抗領域が二つ以上出現する
記憶能動素子を用いる場合には、安定点が三つ以
上となり、それに対応して三つ以上のコレクタ電
流値を検出することが可能となる。
また、上記実施例においては、第１図Ａに示す
ように記憶能動素子のベース側にトランスフアー
ゲートのトランジスタQSを挿入し、そのゲート
にタイミング信号を印加した時、記憶能動素子の
ベースにＤの入力信号が印加され記憶能動素子の
内容が書き換えられる例で説明したが、トランジ
スタQSを設ずに直接入力信号Ｄを記憶能動素子
のベースに接続してＤの入力信号自体が意図した
書換えタイミングで印加されるようにしてもよ
い。また、本発明に適用される記憶能動素子は、
量子井戸を複数備える構造でも良く、また、コレ
クタ・バリアをヘテロ接合で構成する例を示した
が、PN接合バリアで構成しても良い。また、本
発明に適用する記憶能動素子として、電子が共鳴
トンネリングする素子を示したが、正孔に共鳴ト
ンネリングする素子を用いることもできる。
〔発明の効果〕
以上のように、本発明に依る半導体論理回路装
置では、エミツタ層とベース層との間に形成され
た超格子からなるエミツタ側ポテンシヤル・バリ
ア層ならびにベース層とコレクタ層を有してなる
記憶能動素子と、該記憶能動素子のベースに二つ
の安定状態をとらせるためにベース・エミツタ間
に接続された電流源、前記記憶能動素子のベース
に選択的に信号を与えて前記二つの安定状態の何
れか一方から他方へ意図した時に遷移させるため
の手段とを備えた構造になつている。
この構造によると、RHETである記憶能動素
子に於いては、共鳴トンネリング効果に依つて、
ベースに二つの安定状態を実現させることがで
き、そして、この二つの安定状態はベース側から
の信号で任意に遷移させることが可能であるた
め、僅か２個の能動素子を用いることによつて、
意図した時に状態を遷移させることができる双安
定な論理動作が可能となり、半導体論理回路装置
の高集積化ならびに高速化に有利である。
【図面の簡単な説明】
第１図Ａ，Ｂはそれぞれ本発明に依る双安定な
半導体論理回路装置の原理を説明するための回路
図および論理回路図、第２図Ａ，Ｂはそれぞれ
RHETを説明するための要部切断断面図および
エネルギ・バンド・ダイアグラム、第３図Ａない
しＤはRHETの動作原理を説明するためのエネ
ルギ・バンド・ダイアグラム、第４図はベース・
エミツタ間電圧VBEとベース電流IBおよびコレ
クタ電流Icとの関係を示す図、第５図ＡおよびＢ
はそれぞれ第４図に対応する記憶能動素子の状態
遷移動作を説明するためのベース・エミツタ間電
圧VBEとベース電流IBの関係を示す図およびコ
レクタ電流Icとの関係を示す図、第６図Ａおよび
Ｂはそれぞれ本発明に依る半導体論理回路装置を
用いた分周器を説明するための要部回路図、第７
図は第６図Ｂのスタテイツク分周器の動作を説明
するためのタイミング・チヤート、第８図は本発
明に依る半導体論理回路装置の動作を示すタイミ
ング・チヤートである。 １……n+型GaAsコレクタ層、２……AlyGa1-y
Asコレクタ側ポテンシヤル・バリア層、３……
n+型GaAsベース層、４……超格子層、５……n+
型GaAsエミツタ層、６……エミツタ電極、７…
…ベース電極、８……コレクタ電極、QR……
RHETである記憶能動素子、QS……スイツチン
グ素子、RL……負性抵抗、RB……電流源抵抗、
Ｄ……入力端子、Ｑ……出力端子、Ｔ……クロツ
ク端子、Vcc１およびVcc２……正側電流源レベ
ル。

Claims (1)

  1. 【特許請求の範囲】 １ エミツタ層とベース層との間に形成された超
    格子層からなるエミツタ側ポテンシヤル・バリア
    層ならびにベース層とコレクタ層との間に形成さ
    れたコレクタ側ポテンシヤル・バリア層を有して
    なり、そのベース・エミツタ間の電圧−電流特性
    に微分負性抵抗領域を有する記憶能動素子と、 該記憶能動素子のベース・エミツタ間に接続さ
    れ該記憶能動素子に複数の安定状態をとらせるた
    めの電流源と、 該記憶能動素子の書換え指定時に信号をそのベ
    ースに印加する端子と、 該記憶能動素子のコレクタ側或いは、エミツタ
    側からその二つの安定状態の何れか一方に対応す
    る信号を取出す端子とを備えることを特徴とする
    半導体論理回路装置。
JP61138631A 1985-10-12 1986-06-14 半導体論理回路装置 Granted JPS62295454A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP61138631A JPS62295454A (ja) 1986-06-14 1986-06-14 半導体論理回路装置
CA000520112A CA1291224C (en) 1985-10-12 1986-10-08 Logic circuit using resonant-tunneling transistor
DE8686307871T DE3673138D1 (de) 1985-10-12 1986-10-10 Logische schaltung.
US06/918,300 US4849934A (en) 1985-10-12 1986-10-10 Logic circuit using resonant-tunneling transistor
EP19860307871 EP0225698B1 (en) 1985-10-12 1986-10-10 Logic circuitry

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61138631A JPS62295454A (ja) 1986-06-14 1986-06-14 半導体論理回路装置

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Publication Number Publication Date
JPS62295454A JPS62295454A (ja) 1987-12-22
JPH046110B2 true JPH046110B2 (ja) 1992-02-04

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ID=15226564

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61138631A Granted JPS62295454A (ja) 1985-10-12 1986-06-14 半導体論理回路装置

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JP (1) JPS62295454A (ja)

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