JPH0551185B2 - - Google Patents

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JPH0551185B2
JPH0551185B2 JP61138630A JP13863086A JPH0551185B2 JP H0551185 B2 JPH0551185 B2 JP H0551185B2 JP 61138630 A JP61138630 A JP 61138630A JP 13863086 A JP13863086 A JP 13863086A JP H0551185 B2 JPH0551185 B2 JP H0551185B2
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Toshihiko Mori
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Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体記憶装置において、エミツタ
層とベース層との間に形成された超格子層からな
るエミツタ側ポテンシヤル・バリア層ならびにベ
ース層とコレクタ層との間に形成されたコレクタ
側ポテンシヤル・バリア層を有してなり、微分負
性抵抗特性を持つ記憶能動素子と、その記憶能動
素子のベース・エミツタ間に挿入された電流源
と、同じくその記憶能動素子のベースに選択的に
信号を与える手段を備えてなる構成を有し、ベー
ス側を制御して前記記憶能動素子における複数の
安定状態の何れかを任意に選択できるようにし、
コレクタ側或いはエミツタ側から、その複数の安
定状態の何れかに対応する信号を取出すことによ
り、構成が簡単で且つ高速のメモリ動作が可能で
あるようにしたものである。
〔産業上の利用分野〕
本発明は、共鳴トンネリング効果を利用するト
ランジスタ（resonant−tunneling transistor以
下RHETと略す）を記憶能動素子とする半導体
記憶装置に関する。
〔従来の技術〕
現在まで、多くの種類の半導体記憶装置が実用
化されてきたが、その高速化と高集積化に対する
要求は止ることを知らない。然しながら、微細加
工における技術限界、配線容量増大に起因する遅
延時間の増大等が理由となり、前記要求への対応
は次第に頭打ちの状態に成りつつある。これを打
開するためには、能動素子自体を高速化すると共
に、新しい機能を持つようにし、半導体記憶装置
としての機能を損なうことなく、素子数を低減し
且つ高速となるようにしなければならない。因
に、実用的なスタテイツク・メモリ・セルを構成
するには、通常、電界効果型トランジスタを用い
た回路では最低４個のトランジスタが必要であ
る。また、バイポーラトランジスタを用いた回路
では、２個のトランジスタで実現できるが、４端
子（ダブル・エミツタ）のトランジスタが必要で
ある。
〔発明が解決しようとする問題点〕
上記のように、今後、半導体記憶装置のあるべ
き一つの姿として、高速であることは勿論のこ
と、構成素子数を少なくしたものが挙げられる。
然しながら、そのような半導体記憶装置が実現さ
れていないのは、それを構成するに適した記憶能
動素子が存在しないことが原因になつていると考
えられる。そこで本発明は、共鳴トンネリング効
果を利用するトランジスタ、例えばRHETを用
いることにより、構成が簡単で動作が高速である
半導体記憶装置を得ようとするものである。
〔問題点を解決するための手段〕
本発明は、第１に、平行に配置されたアドレス
線AL、該アドレス線ALとは直角方向に交互に配
置されてなる書込み線WLと読取り線RLを有し、
該アドレス線ALと書込み線WLおよび読取り線
RLとが交差する区画にメモリセルが接続されて
なる半導体記憶装置において、該メモリセルは、
エミツタ層とベース層との間に形成された超格子
層からなるエミツタ側ポテンシヤル・バリア層な
らびにベース層とコレクタ層との間に形成された
コレクタ側ポテンシヤル・バリア層を有してな
り、そのベース・エミツタ間の電圧−電流特性に
微分負性抵抗領域を有する記憶能動素子QRと、
該記憶能動素子QRのベース・エミツタ間に接続
され該記憶能動素子QRに複数の安定状態をとら
せるための電流源RB，Vcc１と、該書込み線
WLと該記憶能動素子QRのベース間に挿入され、
該アドレス線ALの信号によりOFF状態からON
状態、そして再びOFF状態に遷移する制御がな
された時に該書込み線WLの情報を該記憶能動素
子QRに伝達するスイツチング素子QSと、該記憶
能動素子QRのコレクタ側或いは、エミツタ側と
該読取り線RLとの間に挿入され、メモリの読取
り時に該読取り線RLに該複数の安定状態の何れ
かに対応する信号を伝達する容量素子Ccとを備
えることを特徴とする半導体記憶装置を提供する
ものであり、 第２に、平行に配置されたアドレス線AL、該
アドレス線ALと直角方向に交互に配置された書
込み線WLおよび読取り線RLとを有し、 該ア
ドレス線ALと書込み線WLおよび読取り線RLと
が交差する区画にメモリセルが接続されてなる半
導体記憶装置において、該メモリセルは、エミツ
タ層とベース層との間に形成された超格子層から
なるエミツタ側ポテンシヤル・バリア層ならびに
ベース層とコレクタ層との間に形成されたコレク
タ側ポテンシヤル・バリア層を有してなり、その
ベース・エミツタ間の電圧−電流特性に微分負性
抵抗領域を有する記憶能動素子QRと、該記憶能
動素子QRのベース・エミツタ間に接続され該記
憶能動素子QRに複数の安定状態をとらせるため
の電流源RB，Vcc１と、該書込み線WLと該記
憶能動素子QRのベース間に挿入され、該アドレ
ス線ALの信号によりOFF状態からON状態、そ
して再びOFF状態に遷移する制御がなされた時
に該書込み線WLの情報を該記憶能動素子QRに
伝達するスイツチング素子QSと、該記憶能動素
子QRのコレクタ側或いは、エミツタ側と該読取
り線RLとの間に挿入され、読取り時にアドレス
ALの信号により制御されて該複数の安定状態の
何れかに対応する信号を該読取り線RLに伝達す
るトランスフアーゲートQCとを備えることを特
徴とする半導体記憶装置を提供するものである。
〔作用〕
RHET等の共鳴トンネリング効果を利用する
トランジスタは、その動作速度が極めて高速であ
る。そして、上記のようにそのベース・エミツタ
間の電圧−電流特性に微分負性特性をもたせるこ
とができる。そのため、ベース側を制御して前記
記憶能動素子における二つの安定状態の何れか一
方を意図した時に選択できるようにし、コレクタ
側或いはエミツタ側から、その二つの安定状態の
何れか一方に対応する信号を取出すことにより、
構成が簡単で且つ高速なメモリ動作が可能にな
る。
また、本発明はアドレス線ALの信号によつて
スイツチング素子QSをOFF状態からON状態、
そして再びOFF状態に遷移する制御を行うこと
で、書込み線WLの情報を記憶能動素子QRに書
き込む構成であるため、記憶能動素子QRのベー
スに接続されている電源Vcc１，RBの出力は常
に一定で良く、この電源を直接に変調して情報を
書き込む必要が無くなる。
〔実施例〕
先ず、本発明に係る半導体記憶装置を実現する
のに用いた記憶能動素子の一つであるRHETに
ついて説明する。
第２図が本発明の実施例に用いたRHETを説
明するための図であり、Ａは要部切断側面図Ｂは
図Ａに対応させたエネルギ・バンド・ダイアグラ
ムをそれぞれ表している。
第２図Ａにおいて、１はn+型gaAsコレクタ層、
２はalYGa1-yAsコレクタ側ポテンシヤル・バリ
ア層、３はn+型GaAsベース層、４は超格子層、
５はn+型GaAsエミツタ層、６はエミツタ電極、
７はベース電極、８はコレクタ電極をそれぞれ示
している。また、第２図Ｂにおいて、Ecは伝導
帯の底、EFはフエルミ・レベル、Exはサブ・バ
ンドのエネルギ・レベルをそれぞれ示している。
なお、超格子層４はAlxGa1-xAsバリア層４Ａと
GaAsウエル層４Ｂとから成つていて、図示例で
は二つのバリア層と一つのウエル層で構成されて
いるが、必要であれば複数のウエル層およびそれ
を形成するためのバリア層を用いてもよい。
第３図ＡからＤはRHETの動作原理を説明す
る為のエネルギ・バンドダイアグラムを表し、第
２図において用いた記号を同一記号は同部分を示
すか同じ意味を持つように用いている。第３図に
おいて、Exはウエル層４Ｂ内に生成されるサ
ブ・バンドのエネルギ・レベル、ｑはキヤリア
（電子）の電荷量、φcはコレクタ側ポテンシヤ
ル・バリア層２とベース層３との間における伝導
帯底不連続値（conduction band
discontinuity）、VBEはベース・エネルギ間電圧
をそれぞれ示している。
第３図Ａはベース・エネルギ間電圧VBEが０か
或いは０に近い状態に於けるエネルギ・バンド・
ダイアグラムである。図示の状態では、コレク
タ・エミツタ間に電圧VCEが印加されているが、
ベース・エミツタ間電圧がVBEが殆ど０であるの
で、エミツタ層５に於けるエネルギ・レベルがウ
エル層４Ｂに於けるサブ・バンドのエネルギ・レ
ベルExと相違しているため、エミツタ層５に於
ける電子は超格子層４をトンネリングしてベース
層３に抜けることは不可能であり、したがつて、
RHETには電流が流れていない。
第３図Ｂはベース・エミツタ間電圧VBEが
2Ex／ｑに殆ど等しい場合に於けるエネルギ・バ
ンド・ダイアグラムである。図示の状態では、エ
ミツタ層５に於けるエネルギ・レベルがウエル層
４Ｂに於けるサブ・バンドのエネルギ・レベル
Exと整合するため、エミツタ層５に於ける電子
は共鳴トンネリング効果で超格子層４を抜けてベ
ース層３に注入され、そこでポテンシヤル・エネ
ルギ（≒2Ex）が運動エネルギに変換されるの
で、電子は所謂ホツトな状態となり、ベース層３
をバリステイツクに通過してコレクタ層１に到達
するものである。
しかしながら、コレクタ・バリアの高さを2Ex
より大きく採つておくと、電子は殆どがコレク
タ・バリアによつて遮られて、コレクタ電流とな
らずベース電流となる。
第３図Ｃはベース・エミツタ間電圧VBEが
2Ex／ｑより大きい場合に於けるエネルギ・バン
ド・ダイアグラムである。図示の状態では、エミ
ツタ層５に於けるエネルギ・レベルがウエル層４
Ｂに於けるサブ・バンドのエネルギ・レベルEx
より高くなつてしまうので共鳴トンネリング効果
は発生せず、再びエミツタ層５からベース層３に
抜ける電子はなくなつて電流は低減される。
第３図Ｄはベース・エミツタ間電圧VBEが
2Ex／ｑよりかなり大きい場合に於けるエネル
ギ・バンド・ダイアグラムである。図示の状態で
は、二つのバリア層４Ａ，４Ｂのうち、ベース層
３に近い側バリア層４Ａはエミツタ層のエネル
ギ・レベルに比べて、低くなつているので、電子
はエミツタ層５に近い側のバリア層４Ａを直接ト
ンネリングする。しかも、この時の電子はコレク
タ・バリアを越えるのに充分なエネルギを持つの
で、コレクタ・バリアを越えて、コレクタ層１に
到達する。
第４図は前記で説明したようなRHETにおけ
るベース・エミツタ間電圧VBEトンネリングベー
ス電流IBおよび、コレクタ電流Icとの関係を説明
する線図である。図では、横軸にベース・エミツ
タ間電圧を、縦軸には、ベース電流IBおよび、コ
レクタ電流Icをそれぞれ採つてある。図から明ら
かなように、RHETに於けるVBE対IBの関係にお
いて、所謂、共鳴トンネリング効果に依る微分負
性抵抗領域が存在している。したがつて、この特
性を利用すれば、RHETを記憶能動素子として
動作させることが可能である。
第１図は本発明に於ける半導体記憶装置の原理
を説明するための要部回路図を表している。図に
おいて、一つの単位記憶回路（メモリセル）MC
を示してあり、QRはRHETである記憶能動素
子、QSはスイツチング素子、R0は負荷抵抗、
RBは電流源抵抗、ALはアドレス線、WLは書込
み線、RLは読取り線、Ｎは接続点、Vcc１およ
びVcc２は正側電源レベルをそれぞれ表してい
る。RHETQRのコレクタと負荷抵抗R0の接続点
Ｎは結合容量Ccを介して、読取り線RLに接続し
ている。第７図に隣接メモリセルを含む半導体記
憶装置の構成を示してあり、実際の半導体記憶装
置においては、第１図のメモリセルMCが書込み
線WL1，WL2，…と読取り線RL1，RL2，…とア
ドレス線AL1，AL2，…の交差点毎に配置され
る。なお、第７図において、先の第１図の記号と
同記号は同一部分または同じ意味で用いている。
第１図または第７図に図示のように、記憶能動素
子QRのベースに電流源抵抗RBを介して、正側
電源レベルVcc１を供給する電源に接続すると、
ベース・エミツタ間には一種の定電流源が挿入さ
れたことと等価になり、その際のベース・エミツ
タ間電圧VBEとベース電流IBとの関係は第５図Ａ
に見られる通りである。図では、横軸にベース・
エミツタ間電圧BBEを縦軸には、ベース電流IBを採
つてあり、CLは特性線、LLはスイツチング素子
QSがOFFの状態の時の負荷線、LLHはスイツチ
ング素子QSがON状態で且つ書込み線WLが高い
レベルの時の負荷線、LLLはスイツチング素子QS
がON状態で且つ書込み線WLが低いレベルの時
の負荷線、Ａ，Ｂ，ＣおよびＤは安定点をそれぞ
れ示している。
スイツチング素子QSがOFF状態（LL）の時
は、図から明らかであるが、記憶素子QRは安定
点ＡおよびＢに見られるように二つの安定状態を
維持することができる。
スイツチング素子QSがOFF状態（LL）から
ON状態、そして再びOFF状態と遷移すると、書
込み線WLが高いレベル（LLH）の時には、安定
点はＡもしくはＢからＣを経てＢへ遷移する。書
込み線WLが低いレベル（LLL）の時には、安定
点はＡもしくはＢからＤを経てＡへ遷移する。
以上のように、スイツチング素子QSにより記
憶能動素子QRは二つの安定点ＡおよびＢに見ら
れるように二つの安定状態の何れか一方から他方
へ遷移させることができる。
第５図Ｂはベース・エミツタ間電圧VBEとコレ
クタ電流Icとの関係を示したものである。図で
は、横軸にベース・エミツタ間電圧VBEを第５図
Ａと同じスケールで、縦軸には、コレクタ電流Ic
を採つてある。点ＥおよびＦはそれぞれ第５図Ａ
における安定点ＡおよびＢに対応した点である。
安定点Ｂに於いては、コレクタ電流〔図ＢのＦに
対応する〕は多く流れているために、負荷抵抗
RLより記憶能動素子QRのコレクタレベルは低く
なり、安定点Ａに於いては、コレクタ電流〔図Ｂ
のＥに対応する〕は少ししか流れていないため、
コレクタのレベルは高くなる。
以上のことから、メモリの書込み時には、特定
のメモリセルに接続したアドレス線ALと読取り
線RLをハイレベルにして、書込み線WLの電位
をハイレベルまたはロウレベルにすることによ
り、ハイレベル（情報１）またはロウレベル（情
報０）をメモリセルに書込むことができる。
読取りの際には、スイツチング素子QSをON
状態にしておき、書込み線のレベルを記憶能動素
子QRの状態が遷移しない範囲で変化させてや
り、その際の記憶能動素子QRのコレクタの電位
の変化を読取り線RLを通して読取る。その際の
ベース・エミツタ間電圧VBEとベース電流IB及び、
コレクタ電流Icとの関係を説明する図が第６図で
ある。第６図では第５図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つもの
とする。また、、の間の斜線部分は、記憶能
動素子QRの状態が変化しない負荷線の範囲であ
る。この、の範囲で負荷線を振る、すなわ
ち、書込み線のレベルを変化させた時の、コレク
タ電流の変化は、二つの安定点ＡおよびＢのう
ち、安定点Ａの近傍においては、殆ど変化しない
のに対して、安定点Ｂの近傍では、大きく変化す
ることが、図より明らかである。また、コレクタ
電流の変化は接合点Ｎの電位の変化となる。
以上のように、書込み線のレベルを適当に変化
させることにより、記憶能動素子QRの二つの安
定状態を破壊することなく、結合容量Ccおよび
読取り線RLを通して検出できる。
本実施例の構成によると、記憶能動素子である
RHETにおいて発生する共鳴トンネリング効果
はそのベースに二つの安定状態を現出させること
が可能であり、この二つの安定状態をベース側か
らの信号で任意に遷移させることができ、これを
利用して半導体記憶装置を構成すると、従来、電
界効果トランジスタを用いた回路では最低４個の
トランジスタが必要であつた、或いはバイポーラ
トランジスタを用いた回路では最低２個のトラン
ジスタで実現できるもののエミツタが二つある複
雑なトランジスタが必要であつたものが、２個の
トランジスタを用いるのみで実現でき、しかもそ
の動作は安定である。
以下に、第１図において説明した半導体記憶装
置における諸要素に対して、次のような定数を与
えてメモリ動作をさせ、接続点Ｎからプローブで
出力を取出して観測した結果を示す。
RB：1.5〔KΩ〕 R0：10〔KΩ〕 Vcc１：１〔Ｖ〕 Vcc２：１〔Ｖ〕 この半導体記憶装置の動作、即ち、アドレス線
AL、書込み線WL、読取り線RL、接続点Ｎにお
ける電位の推移をタイミング・チヤートにして示
すと第８図に見られる通りである。第８図におい
て、第１図において用いた記号と同記号は同部分
を示すか、或いは同じ意味を持つものとする。図
示の電位波形から、記憶能動素子QRが間違いな
くメモリ動作をしていることが看取される。
なお、本実施例について第１図または対７図の
メモリセルの読取り時に書込み線WLの電位を振
るように説明したが、これにかえて、書込み線
WLの電位を記憶能動素子QRの状態が変化しな
い範囲でハイレベルにしておき、アドレス線AL
の電位をハイレベル／ロウレベルに交互に変化さ
せスイツチング素子QSのON／OFFを繰返すこ
とにより行なうことができる。その際、第６図を
参照すると、スイツチング素子QSがONの時
の負荷線となり、スイツチング素子QSがOFFの
時負荷線はLLとなるから、前記と同様に安定点
Ａ点近傍でのコレクタ電流Icの変化とＢ点近傍で
のIcの変化の違いにより、メモリの情報を読出す
ことが可能となる。
次に、本発明の他の実施例の半導体記憶装置の
セル領域を第９図に示している。第９図におい
て、第１図の或いは第７図において用いた記号と
同記号は同一部分を表すか同一の意味で用いてい
る。この実施例では、メモリセルの内容を書込み
線WLの電位を振ることなく、RHET（QR）のコ
レクタ電位の高低を出力トランスフアーゲート
QCを介して読出すように構成している。特定の
メモリセルが選択される場合、そのメモリセルが
接続した特定のアドレス線（AL1，AL2…の一
つ）のみが選択され、その電位がハイレベルとな
り、その電位がメモリセルの出力トランスフアー
ゲートに印加されゲートが開き、そのメモリセル
が接続した読取り線RLにメモリの情報が読出さ
れる。
なお、以上の実施例において、量子井戸の準位
が一つの場合を示したが、量子井戸の準位が二つ
以上で、微分負性抵抗領域が二つ以上出現する記
憶能動素子を用いる場合には、安定点が三つ以上
となり、それに対応して三つ以上のコレクタ電流
値を検出することができ、多値メモリを実現する
ことが可能となる。また、本発明に適用される記
憶能動素子は、量子井戸を複数備える構造でも良
く、また、コレクタ・バリアをへテロ接合で構成
する例を示したが、PN接合バリアで構成しても
良い。また、本発明に適用する記憶能動素子とし
て、電子が共鳴トンネリングする素子を示した
が、正孔が共鳴トンネリングする素子を用いるこ
ともできる。
〔発明の効果〕
以上のように、本発明に依る半導体記憶装置で
は、エミツタ層とベース層との間に形成された超
格子からなるエミツタ側ポテンシヤル・バリア層
ならびにベース層とコレクタ層を有してなる記憶
能動素子と、該記憶能動素子のベースに二つの安
定状態をとらせるためにベース・エミツタ間に接
続された電流源、前記記憶能動素子のベースに選
択的に信号を与えて前記二つの安定状態の何れか
一方から他方へ意図した時に遷移させるための手
段とを備えた構造になつており、この構造による
と、RHETである記憶能動素子に於いては、そ
の共鳴トンネリング効果に依つて、ベースに二つ
の安定状態を実現させることができ、そして、こ
の二つの安定状態はベース側からの信号で任意に
遷移させることが可能であるため、僅か２個の３
端子の能動素子を用いることによつて、安定なス
タテイツク・メモリ・セルとして動作させること
ができ、半導体記憶装置の高集積化ならびに高速
化に有利である。
【図面の簡単な説明】
第１図は本発明に係る半導体記憶装置の原理を
説明するための回路図、第２図Ａ，Ｂはそれぞれ
RHETを説明するための要部切断断面図および
エネルギ・バンド・ダイアグラム、第３図Ａない
しＤはRHETの動作原理を説明するためのエネ
ルギ・バンド・ダイアグラム、第４図はベース・
エミツタ間電圧VBEとベース電流IBおよびコレク
タ電流Icとの関係を示す図、第５図ＡおよびＢは
それぞれ第１図に対応する記憶能動素子の状態遷
移動作を説明するためのベース・エミツタ間電圧
VBEとベース電流IBの関係を示す図およびコレク
タ電流Icとの関係を示す図、第６図はそれぞれ第
１図に対応する記憶能動素子の読取り動作を説明
するためのベース・エミツタ、電圧VBEとベース
電流IBおよびコレクタ電流Icとの関係を示す図、
第７図は本発明の実施例の半導体記憶装置のメモ
リセル領域を示す図、第８図は半導体記憶装置の
メモリ動作を説明するためのタイミング・チヤー
ト、第９図は本発明の他の実施例の半導体記憶装
置のメモリセル領域を示す回路図である。 １……n+型GaAsコレクタ層、２……AlyGa1-y
Asコレクタ側ポテンシヤル・バリア層、３……
n+型GaAsベース層、４……超格子層、５……n+
型GaAsエミツタ層、６……エミツタ電極、７…
…ベース電極、８……コレクタ電極、QR……
RHETである記憶能動素子、QS……スイツチン
グ素子、RL……負性抵抗、RBは電流源抵抗、
AL……アドレス線、WL……書込み線、RL……
読取り線、Ｎ……接続点、Vcc１およびVcc２…
…正側電源レベル。

Claims (1)

  1. 【特許請求の範囲】 １ 平行に配置されたアドレス線AL、該アドレ
    ス線ALとは直角方向に交互に配置されてなる書
    込み線WLと読取り線RLを有し、 該アドレス線ALと書込み線WLおよび読取り
    線RLとが交差する区画にメモリセルが接続され
    てなる半導体記憶装置において、 該メモリセルは、 エミツタ層とベース層との間に形成された超格
    子層からなるエミツタ側ポテンシヤル・バリア層
    ならびにベース層とコレクタ層との間に形成され
    たコレクタ側ポテンシヤル・バリア層を有してな
    り、そのベース・エミツタ間の電圧−電流特性に
    微分負性抵抗領域を有する記憶能動素子QRと、 該記憶能動素子QRのベース・エミツタ間に接
    続され該記憶能動素子QRに複数の安定状態をと
    らせるための電流源RB，Vcc１と、 該書込み線WLと該記憶能動素子QRのベース
    間に挿入され、該アドレス線ALの信号により
    OFF状態からON状態、そして再びOFF状態に遷
    移する制御がなされた時に該書込み線WLの情報
    を該記憶能動素子QRに伝達するスイツチング素
    子QSと、 該記憶能動素子QRのコレクタ側或いは、エミ
    ツタ側と該読取り線RLとの間に挿入され、メモ
    リの読取り時に該読取り線RLに該複数の安定状
    態の何れかに対応する信号を伝達する容量素子
    Ccとを備えることを特徴とする半導体記憶装置。 ２ 平行に配置されたアドレス線AL、該アドレ
    ス線ALと直角方向に交互に配置された書込み線
    WLおよび読取り線RLとを有し、 該アドレス線ALと書込み線WLおよび読取り
    線RLとが交差する区画にメモリセルが接続され
    てなる半導体記憶装置において、 該メモリセルは、 エミツタ層とベース層との間に形成された超格
    子層からなるエミツタ側ポテンシヤル・バリア層
    ならびにベース層とコレクタ層との間に形成され
    たコレクタ側ポテンシヤル・バリア層を有してな
    り、そのベース・エミツタ間の電圧−電流特性に
    微分負性抵抗領域を有する記憶能動素子QRと、 該記憶能動素子QRのベース・エミツタ間に接
    続され該記憶能動素子QRに複数の安定状態をと
    らせるための電流源RB，Vcc１と、 該書込み線WLと該記憶能動素子QRのベース
    間に挿入され、該アドレス線ALの信号により
    OFF状態からON状態、そして再びOFF状態に遷
    移する制御がなされた時に該書込み線WLの情報
    を該記憶能動素子QRに伝達するスイツチング素
    子QSと、 該記憶能動素子QRのコレクタ側或いは、エミ
    ツタ側と該読取り線RLとの間に挿入され、読取
    り時にアドレス線ALの信号により制御されて該
    複数の安定状態の何れかに対応する信号を該読取
    り線RLに伝達するトランスフアーゲートQCとを
    備えることを特徴とする半導体記憶装置。
JP61138630A 1985-10-12 1986-06-14 半導体記憶装置 Granted JPS6323357A (ja)

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US07/061,288 US4788662A (en) 1986-06-14 1987-06-12 Semiconductor memory device using resonant-tunneling hot electron transistor

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