JPH046130B2 - - Google Patents

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JPH046130B2
JPH046130B2 JP56160809A JP16080981A JPH046130B2 JP H046130 B2 JPH046130 B2 JP H046130B2 JP 56160809 A JP56160809 A JP 56160809A JP 16080981 A JP16080981 A JP 16080981A JP H046130 B2 JPH046130 B2 JP H046130B2
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Takuhide Nakayama
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Pioneer Electronic Corp
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Description

【発明の詳細な説明】 本発明は電力増幅回路に関し、特にオーデイオ
機器等に使用されるA級電力増幅回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power amplifier circuit, and more particularly to a class A power amplifier circuit used in audio equipment and the like.

スピーカ等の負荷を電力駆動するためのアンプ
にはA級及びB級のSEPP(シングルエンデツド
プツシユプル)増幅回路がある。A級増幅回路で
は、一対の出力増幅素子が常に能動領域で動作し
遮断領域へ移行することがないのでスイツチング
による歪は生じない利点があるが、直流電流を信
号印加時は勿論信号時にも流す必要があり熱損失
が大となつて効率が著しく低下する欠点がある。
B級増幅回路では、A級のものに比し直流電流を
ほぼ零としうるので熱損失は少なく効率が良好で
あるが、出力増幅素子が交互に遮断領域へ移行す
るのでスイツチング歪が発生する欠点がある。
Amplifiers for driving loads such as speakers include class A and class B SEPP (single-ended push-pull) amplifier circuits. In a class A amplifier circuit, a pair of output amplifying elements always operate in the active region and never shift to the cut-off region, so there is no distortion due to switching. This has the disadvantage that heat loss is large and efficiency is significantly reduced.
In class B amplifier circuits, compared to class A circuits, the DC current can be reduced to almost zero, so there is less heat loss and the efficiency is good, but the drawback is that switching distortion occurs because the output amplifier elements alternately shift to the cut-off region. There is.

従つて、A級及びB級増幅回路の両者の利点を
併せもつてから両者の欠点を排除すべく、第1図
に示す回路方式が用いられている。図において、
入力信号はA級アンプの電圧増幅段1により電圧
増幅されてドライバ段2のコンプリメンタリなト
ランジスタQ1,Q2のベース入力となる。この各
ドライバトランジスタQ1,Q2のエミツタ出力が
A級電力増幅段3のコンプリメンタリな出力トラ
ンジスタQ3,Q4の各ベース駆動信号となり、こ
れらエミツタ出力が抵抗R1及びR2を夫々介して
図示せぬスピーカ等の負荷を電力駆動するもの
で、1〜3の回路がA級電力増幅器として動作す
る。
Therefore, in order to combine the advantages of both class A and class B amplifier circuits and eliminate the disadvantages of both, the circuit system shown in FIG. 1 is used. In the figure,
The input signal is voltage amplified by the voltage amplification stage 1 of the class A amplifier and becomes the base input of complementary transistors Q 1 and Q 2 of the driver stage 2. The emitter outputs of these driver transistors Q 1 and Q 2 become base drive signals for the complementary output transistors Q 3 and Q 4 of the class A power amplification stage 3, and these emitter outputs are passed through resistors R 1 and R 2 respectively. This circuit drives a load such as a speaker (not shown) with electric power, and circuits 1 to 3 operate as a class A power amplifier.

このA級増幅器におけるドライバ段2の動作電
源は回路電源±Bが用いられており、電力増幅段
3の直流電圧供給は、出力トランジスタQ3,Q4
の電源供給端であるコレクタ端子a−b間にフロ
ーテイングな状態で設けられた電圧源E0により
なされており、よつてこのコレクタ端子a−b間
を常に一定電圧E0とするようになつている。
The circuit power supply ±B is used as the operating power supply for the driver stage 2 in this class A amplifier, and the DC voltage supply for the power amplification stage 3 is provided by the output transistors Q 3 and Q 4
This is done by a voltage source E0 provided in a floating state between collector terminals a and b, which are the power supply terminals of ing.

一方、A級電力増幅器の入力信号と同一信号を
入力とする電圧増幅段4と、この増幅出力により
駆動されるドライバトランジスタQ5,Q6よりな
るドライバ段5とを含んでいる。尚、トランジス
タQ5,Q6のベース間のE1及びE2はバイアス発生
回路を示している。更に、このドライバトランジ
スタQ5,Q6のコレクタ出力により駆動されてB
級動作をなす互いにコンプリメンタリな1対のト
ランジスタQ7,Q8からなるB級電力増幅段6が
設けられている。ドライバトランジスタQ5,Q6
の各コレクタと電源±Bとの間には、ダイオード
D1と抵抗R3及びダイオードD2と抵抗R4との直列
接続回路が設けられており、トランジスタQ5
Q6の各コレクタ電流が出力トランジスタQ7,Q8
へ夫々転送されて、これらコレクタ出力電流がA
級増幅器の出力トランジスタQ3,Q4の各コレク
タ端子a、bへ供給されるようになつている。
尚、抵抗R5、R6はB級トランジスタQ7,Q8のエ
ミツタ抵抗を示している。
On the other hand, it includes a voltage amplification stage 4 which inputs the same signal as the input signal of the class A power amplifier, and a driver stage 5 including driver transistors Q 5 and Q 6 driven by the amplified output. Note that E 1 and E 2 between the bases of transistors Q 5 and Q 6 indicate a bias generation circuit. Furthermore, B is driven by the collector outputs of driver transistors Q 5 and Q 6 .
A class B power amplification stage 6 is provided, which includes a pair of transistors Q 7 and Q 8 that are complementary to each other and perform class B operation. Driver transistor Q5 , Q6
A diode is connected between each collector and the power supply ±B.
A series connection circuit of D 1 and resistor R 3 and diode D 2 and resistor R 4 is provided, and transistors Q 5 ,
Each collector current of Q 6 is connected to the output transistor Q 7 , Q 8
These collector output currents are transferred to A
The signal is supplied to collector terminals a and b of output transistors Q 3 and Q 4 of the class amplifier.
Note that resistors R 5 and R 6 represent emitter resistances of class B transistors Q 7 and Q 8 .

ここで、入力信号の半サイクルにおいてトラン
ジスタQ7がオンでトランジスタQ8がオフにある
ものとすると、トランジスタQ7のコレクタには
入力信号レベルに応じた電流及び電圧が現われ
る。このコレクタ出力がA級トランジスタQ3
コレクタ(a)に印加され、この出力レベルのE0
けレベルシフトされた低い電圧がトランジスタ
Q4のコレクタ(b)に印加されることになる。従つ
て、トランジスタQ3、Q4の電流及び図示せぬ負
荷への電流がB級アンプQ7のコレクタ出力から
供給されると共に、トランジスタQ3,Q4のコレ
クタ(a−b)間には、常に一定電圧E0が印加
される。
Here, assuming that transistor Q 7 is on and transistor Q 8 is off during a half cycle of the input signal, a current and voltage corresponding to the input signal level appear at the collector of transistor Q 7 . This collector output is applied to the collector (a) of the class A transistor Q3 , and a lower voltage level-shifted by E0 of this output level is applied to the transistor
It will be applied to the collector (b) of Q4 . Therefore, the currents of the transistors Q 3 and Q 4 and the current to the load (not shown) are supplied from the collector output of the class B amplifier Q 7 , and there is a current between the collectors (a-b) of the transistors Q 3 and Q 4 . , a constant voltage E 0 is always applied.

入力信号の他の半サイクルにおいては、上記と
反対にB級トランジスタQ8のみがオンとなり、
入力レベルに応じた電流及び電圧がA級トランジ
スタQ4のコレクタbに供給され、トランジスタ
Q3のコレクタaにはそれよりE0だけ高い電圧が
供給されることにより、よつて高効率でスイツチ
ング歪のない回路となるものである。尚、電源
E0の抵抗R7、R8による中点電圧が抵抗R9、R10
より電圧増幅段4へ帰還されている。
In the other half cycle of the input signal, contrary to the above, only class B transistor Q8 is turned on,
Current and voltage according to the input level are supplied to the collector b of the class A transistor Q4 , and the transistor
By supplying a voltage E0 higher than that to the collector a of Q3 , a circuit with high efficiency and no switching distortion is achieved. In addition, power supply
The midpoint voltage generated by resistors R 7 and R 8 of E 0 is fed back to the voltage amplification stage 4 by resistors R 9 and R 10 .

かかる回路においては、A級及びB級増幅器の
各電圧利得は共に略等しく設定される必要があり
かつ回路が複雑化して設計が困難となる欠点があ
り、またA級及びB級の両増幅器の周波数や位相
特性が均一でないと出力がクリツプされる現象が
生じ歪の発生を招来する欠点もある。更には、電
源投入時や過大入力時に両増幅器が独立して動作
する関係上、出力トランジスタが飽和して異常動
作をすることがある。
In such a circuit, the voltage gains of both the class A and class B amplifiers must be set to be approximately equal, and the circuit has the disadvantage of becoming complicated and difficult to design. If the frequency and phase characteristics are not uniform, the output may be clipped, resulting in distortion. Furthermore, since both amplifiers operate independently when the power is turned on or when an excessive input is applied, the output transistor may become saturated and malfunction.

本発明の目的は上記欠点を排除して高効率でか
つ無歪のA級電力増幅回路を提供することであ
る。
An object of the present invention is to eliminate the above-mentioned drawbacks and provide a highly efficient and distortion-free class A power amplifier circuit.

本発明によるA級電力増幅回路は、A級出力増
幅素子の電源供給端子間に設けられたフローテイ
ング電圧源の中点電圧と回路出力電圧との差に応
じて夫々電流出力が制御される電流源を、回路電
源(±B)と1対の増幅素子の電源供給端子との
間に夫々設けるようにし、これら電流源の出力を
1対のA級動作をなすコンプリメンタリな出力増
幅素子へ供給するようにしたことを特徴としてい
る。
The class A power amplifier circuit according to the present invention has a current output that is controlled according to the difference between the midpoint voltage of a floating voltage source provided between the power supply terminals of the class A output amplifier element and the circuit output voltage. The current sources are respectively provided between the circuit power supply (±B) and the power supply terminals of the pair of amplifying elements, and the outputs of these current sources are supplied to the pair of complementary output amplifying elements that operate in class A. It is characterized by the fact that

以下に、本発明を図面により説明する。 The present invention will be explained below with reference to the drawings.

第2図は本発明の一実施例の回路図であり、第
1図と同等部分は同一符号により示されている。
A級アンプの電圧増幅段1、ドライバ段2及びA
級電力増幅段3の各構成は第1図と同等であり、
またA級出力トランジスタQ3,Q4のコレクタ
(a−b)間にフローテイング電圧源E0が設けら
れて出力トランジスタQ3,Q4のA級バイアス電
流を決定していることは第1図の例と同様であ
る。
FIG. 2 is a circuit diagram of an embodiment of the present invention, and parts equivalent to those in FIG. 1 are designated by the same reference numerals.
Voltage amplification stage 1, driver stage 2 and A of class A amplifier
Each configuration of class power amplification stage 3 is equivalent to that shown in Fig. 1,
Also, the first fact is that a floating voltage source E 0 is provided between the collectors (a-b) of the A - class output transistors Q 3 and Q 4 to determine the A-class bias current of the output transistors Q 3 and Q 4 . This is similar to the example in the figure.

このフローテイング電圧源E0の中点電圧を検
知すべく、等しい値の抵抗R7、R8の直列接続分
圧回路がこの電圧源E0間に設けられている。尚、
本例では抵抗R7とR8との間に電圧源E3が設けら
れており、これは後述する比較用トランジスタ
Q9,Q10更には電流源トランジスタQ11,Q12のバ
イアス電流設定用直流電圧として用いられる。上
記中点電圧から電圧E3/2だけ負又は正方向に
夫々レベルシフトされた電圧が抵抗R11、R12
夫々介してレベル比較用のNPN及びPNPトラン
ジスタQ9,Q10の各エミツタへ印加されており、
トランジスタQ9,Q10のベースには共にアンプ出
力電圧が印加されている。
In order to detect the midpoint voltage of this floating voltage source E 0 , a voltage dividing circuit having resistors R 7 and R 8 of equal value connected in series is provided between this voltage source E 0 . still,
In this example, a voltage source E 3 is provided between resistors R 7 and R 8 , which is connected to the comparison transistor described later.
Q 9 and Q 10 are further used as DC voltages for setting bias currents of current source transistors Q 11 and Q 12 . Voltages whose levels are shifted in the negative or positive direction by voltage E3/2 from the above midpoint voltage are applied to the emitters of NPN and PNP transistors Q 9 and Q 10 for level comparison through resistors R 11 and R 12 , respectively. has been
The amplifier output voltage is applied to both the bases of transistors Q 9 and Q 10 .

このトランジスタQ9,Q10による出力を入力と
するカレントミラー形式の電流源7及び8が設け
られている。電流源7はトランジスタQ9のコレ
クタ出力を入力とするダイオードD3と出力トラ
ンジスタQ11とを有し、抵抗R13、R15が電流転送
比(電流ゲイン)を決定するもので、本例では電
流ゲインを大に設定して出力トランジスタQ11
電流駆動能力を大とする。同じく、電流源8は
PNPトランジスタQ10のコレクタ出力を入力とす
るダイオードD4とNPN出力トランジスタQ12
を有し、抵抗R14、R16が電流ゲインを定めるも
ので、この回路8でも出力トランジスタQ12の電
流駆動能力が大となるようになされている。
Current sources 7 and 8 of a current mirror type are provided, which receive the outputs from the transistors Q 9 and Q 10 as inputs. The current source 7 has a diode D 3 whose input is the collector output of the transistor Q 9 and an output transistor Q 11 , and resistors R 13 and R 15 determine the current transfer ratio (current gain). The current gain is set to a large value to increase the current drive capability of the output transistor Q11 . Similarly, the current source 8 is
It has a diode D 4 whose input is the collector output of the PNP transistor Q 10 and an NPN output transistor Q 12 , and the resistors R 14 and R 16 determine the current gain, and this circuit 8 also controls the current drive of the output transistor Q 12 . It is designed to increase its ability.

これら出力トランジスタのコレクタ出力電流が
A級出力トランジスタQ3,Q4のコレクタ端子a、
bに夫々供給されており、これら電流源7,8は
等価的に回路電源±BとA級出力トランジスタ
Q3,Q4のコレクタ端子a、bとの間に夫々設け
られていることになる。
The collector output current of these output transistors is the collector terminal a of class A output transistors Q 3 and Q 4 ,
These current sources 7 and 8 are equivalently supplied to the circuit power supply ±B and the class A output transistor.
They are provided between collector terminals a and b of Q 3 and Q 4 , respectively.

かかる構成において、無信号時には出力は零ボ
ルトにあり、A級トランジスタQ3,Q4の直流バ
イアス電流はフローテイング電圧E0により決定
されるから、この電圧E0を小に選定すればアイ
ドル電流を小とし得る。一方、レベル比較用トラ
ンジスタQ9、Q10の各ベースには零電圧が印加さ
れており、各エミツタには電圧E0の中点電圧を
E3/2だけ負及び正へシフトした電圧が夫々印加
されているから、この電圧E3/2に応じた等しい
電流が各トランジスタQ9,Q10に流れて、これが
カレントミラー回路7,8によりトランジスタ
Q11,Q12へ転送される。このトランジスタQ11
らの直流バイアス電流出力は抵抗R7、R8を経て
トランジスタQ12へ流入するものである。この状
態においては、回路出力電圧とフローテイング電
圧E0との中点は共に零ボルトとなつて平衡して
いる。
In this configuration, when there is no signal, the output is at zero volts, and the DC bias current of class A transistors Q 3 and Q 4 is determined by the floating voltage E 0 , so if this voltage E 0 is selected to be small, the idle current can be reduced. can be made small. On the other hand, zero voltage is applied to the bases of the level comparison transistors Q 9 and Q 10 , and voltages obtained by shifting the midpoint voltage of voltage E0 to the negative and positive by E3/2 are applied to each emitter, respectively. Therefore, an equal current corresponding to this voltage E3/2 flows through each transistor Q 9 and Q 10 , and this is transmitted to the transistors by current mirror circuits 7 and 8.
Transferred to Q 11 and Q 12 . This DC bias current output from transistor Q 11 flows into transistor Q 12 via resistors R 7 and R 8 . In this state, the midpoints of the circuit output voltage and the floating voltage E 0 are both zero volts and are balanced.

信号が入力されてトランジスタQ3,Q4のベー
ス入力が正の半サイクルになると、回路出力もそ
れに応じて正レベルに振れる。これはA級トラン
ジスタQ3,Q4がエミツタフオロワ出力型式のた
めである。従つて、トランジスタQ9のベース入
力は正方向に振れるから、トランジスタQ9の電
流は増大する。よつて、トランジスタQ11の電流
もそれに応じて増大してA級パワートランジスタ
Q3へ入力レベルに応じたコレクタ電流及び電圧
が供給される。負の半サイクルについても、トラ
ンジスタQ4のコレクタにはトランジスタQ12より
入力に応じた電流及び電圧が供給される。
When a signal is input and the base inputs of transistors Q 3 and Q 4 become a positive half cycle, the circuit output also swings to a positive level accordingly. This is because the A-class transistors Q 3 and Q 4 are of emitter follower output type. Therefore, since the base input of transistor Q9 swings in the positive direction, the current of transistor Q9 increases. Therefore, the current of transistor Q11 also increases accordingly, making it a class A power transistor.
Collector current and voltage are supplied to Q 3 according to the input level. Also in the negative half cycle, the collector of the transistor Q4 is supplied with current and voltage according to the input from the transistor Q12 .

この時、トラジスタQ9,Q10は回路出力電圧と
フローテイング電圧E0の中点電圧との差に応じ
て制御されるから、回路出力電圧をフローテイン
グ電圧E0の中点電圧に常に等しくするようトラ
ンジスタQ11,Q12の導通状態がコントロールさ
れることになる。こうすることにより、いかなる
場合にも回路出力を電圧E0の中点とするように
回路が動作するから、第1図の例に比し簡単な構
成で出力トランジスタの飽和が防止され信号歪の
発生が阻止される。
At this time, transistors Q 9 and Q 10 are controlled according to the difference between the circuit output voltage and the midpoint voltage of the floating voltage E 0 , so the circuit output voltage is always equal to the midpoint voltage of the floating voltage E 0 . The conduction states of transistors Q 11 and Q 12 are controlled so as to achieve this. By doing this, the circuit operates so that the circuit output is at the midpoint of voltage E 0 in any case, so saturation of the output transistor is prevented with a simpler configuration compared to the example in Figure 1, and signal distortion is reduced. Occurrence is prevented.

このように、本発明によれば、極めて簡単な構
成で、従来のB級増幅回路を電源として別に設け
る回路に比し回路異常動作を防止することがで
き、高効率でかつ高性能のA級パワーアンプとな
るものである。
As described above, according to the present invention, with an extremely simple configuration, abnormal circuit operation can be prevented compared to a conventional circuit in which a class B amplifier circuit is separately provided as a power supply, and a highly efficient and high performance class A amplifier circuit can be realized. This is a power amplifier.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の高効率A級アンプの回路図、第
2図は本発明の実施例の回路図である。 主要部分の符号の説明、3……A級パワーアン
プ段、7,8……電流源、Q3,Q4……A級出力
パワー素子、Q9,Q10……レベル比較用トランジ
スタ、Q11,Q12……電流源出力トランジスタ、
E0……フローテイング電圧源。
FIG. 1 is a circuit diagram of a conventional high efficiency class A amplifier, and FIG. 2 is a circuit diagram of an embodiment of the present invention. Explanation of symbols of main parts, 3...Class A power amplifier stage, 7, 8...Current source, Q3 , Q4 ...Class A output power element, Q9 , Q10 ...Level comparison transistor, Q 11 , Q 12 ... Current source output transistor,
E 0 ...Floating voltage source.

Claims (1)

【特許請求の範囲】[Claims] 1 互いにA級動作をなすコンプリメンタリな正
側及び負側出力増幅素子と、前記正側及び負側出
力増幅素子の電源供給端子間に設けられたフロー
テイング電圧源と、前記フローテイング電圧源の
電圧端子間に接続された分圧回路と、前記分圧回
路の分圧点の電位と回路出力電圧との差に応じた
正側及び負側比較出力を発生する電圧比較手段
と、前記正側及び負側比較出力により正側及び負
側出力電流が夫々制御されかつ回路電源と前記正
側及び負側出力増幅素子の電源供給端子との間に
夫々設けられてこれら正側及び負側出力電流を前
記正側及び負側出力増幅素子へ夫々供給する電流
源とを含み、前記分圧回路はバイアス電圧源と、
前記バイアス電圧源の正負端子と前記フローテイ
ング電圧源の正負端子との間に夫々接続された一
対の抵抗素子とからなり、前記電圧比較手段は前
記バイアス電圧源の負及び正端子の電位と前記回
路出力電圧との電位差をベース・エミツタ間電位
とする正側及び負側トランジスタからなり、前記
正側及び負側トランジスタのコレクタ電流を前記
正側及び負側比較出力とすることを特徴とするA
級電力増幅回路。
1. Complementary positive side and negative side output amplification elements that perform class A operation, a floating voltage source provided between the power supply terminals of the positive side and negative side output amplification elements, and a voltage of the floating voltage source. a voltage dividing circuit connected between the terminals, a voltage comparing means for generating positive side and negative side comparative outputs according to the difference between the potential at the voltage dividing point of the voltage dividing circuit and the circuit output voltage; The positive side and negative side output currents are respectively controlled by the negative side comparison output, and the positive side and negative side output currents are provided between the circuit power supply and the power supply terminals of the positive side and negative side output amplification elements, respectively. a current source that supplies the positive side and negative side output amplification elements, respectively, and the voltage divider circuit includes a bias voltage source;
A pair of resistance elements are connected between the positive and negative terminals of the bias voltage source and the positive and negative terminals of the floating voltage source, and the voltage comparison means compares the potentials of the negative and positive terminals of the bias voltage source with the potentials of the floating voltage source. A characterized in that it consists of positive side and negative side transistors whose base-emitter potential is a potential difference with a circuit output voltage, and wherein collector currents of the positive side and negative side transistors are used as the positive side and negative side comparison outputs.
class power amplifier circuit.
JP16080981A 1981-10-08 1981-10-08 Class-a power amplifying circuit Granted JPS5862905A (en)

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