JPH0461375A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH0461375A
JPH0461375A JP2173802A JP17380290A JPH0461375A JP H0461375 A JPH0461375 A JP H0461375A JP 2173802 A JP2173802 A JP 2173802A JP 17380290 A JP17380290 A JP 17380290A JP H0461375 A JPH0461375 A JP H0461375A
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    • H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体記憶装置に関する。
（ロ）従来の技術 従来、一つのシリコン基板上に、随時呼出し揮発メモリ
素子（ｌメガビットＤＲＡＭ）とゲートアレイが形成さ
れてなる半導体記憶装置が知られている（ＣＩＣＣ予稿
集、２０．３．．１９８８年）。この半導体記憶装置は
、第２図に示すようにＮ型シリコン基板１１の中にＮ−
ウェル１２とＰ−ウェル１３を形成し、Ｐ−ウェル１３
内及びその上にＤＲＡＭ２０を形成し、Ｎ−ウェル１３
内及びその上にカットＰ−ウェル２１又はゲートアレイ
２２を形成して構成されている。またＤＲＡＭは、第１
ポリシリコン層１６ａから電荷蓄積電極層を作製し、第
２ボυシリコン層１６ｂからトランスファゲート電極層
を作製して構成されている。なお、１４は少量のキャリ
ア、１５はキャパシタ、１７は第１ＡＩ層からなる配線
層、１８は第２ＡＩ層からなる配線層、１９はメモリ素
子である。
（ハ）発明が解決しようとする課題 ＤＲＡＭの形成が第１ポリシリコン層から電荷蓄積電極
層を作製しこの後に第２ポリシリコン層からトランスフ
ァゲート電極層を作製して行われる上述の方法は、一つ
の基板上にＤＲＡＭ　（揮発メモリ素子）　、ＲＯＭ　
（不揮発メモリ素子）及びドライバーを複合して形成す
ると、製造工程が複雑となりしかも各メモリ素子の基板
占有面積が大きくなり高集積化できず実用化できないと
いう問題がある。
この発明は上記問題を解決するためになされたものであ
って、製造工程が簡単でありかつ各メモリ素子の基板占
有面積が小さく高集積化しうる半導体記憶装置及びその
製造方法を提供しようとするものである。
（ニ）課題を解決するための手段 この発明によれば、一つのシリコン基板上に、複数の、
揮発メモリ素子、不揮発メモリ素子及びドライバーが複
合形成されてなる半導体記憶装置が提供される。
上記揮発メモリ素子は、通常−つのトランジスタと一つ
のキャパシタからなるダイナミック随時呼出しメモリ素
子（ＤＲＡＭ）を用いることができる。
このＤＲＡＭはキャパシタを構成する電荷蓄積電極層が
トランジスタを構成するトランスファゲート電極層の上
方に絶縁膜を介して重ねて配置され構成されるのが適し
ており、電荷蓄積電極層がトランスファゲート電極層の
横に離れて配置される従来の構成とは異なり、高集積化
と製造工程の簡便化を可能にする。またトランスファゲ
ート電極層を電荷蓄積電極層よりも訂に形成することで
ＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ　Ｇａｔｅ　Ｔｈ１ｎ
　０ｘｉｄｅ）構造のメモリ素子（ＥＥＦＲＯＭ）とオ
ンチップ化が可能になる。
上記揮発メモリ素子は、−導電性シリコン基板内に形成
された逆導電性ウェル内及びその上に配置されるのか好
ましい。この逆導電性ウェルは、揮発メモリ素子部分の
みにバイアスを印加することができる。
この不揮発メモリ素子は、通常書換え不能な読出し専用
メモリ素子（ＭＲＯＭ）及び再書込み可能な読出し専用
メモリ素子（ＦＲＯＭ）を用いることができる。Ｐ［ｌ
ＯＭの中でも記憶内容を電気的に書換え可能なＦＲＯＭ
　（ＥＥＦＲＯＭ）及び紫外線、Ｘ線あるいは大きな電
界を使うことによって記憶内容を消去して書換え可能な
ＰＲＯＭ　（ＥＰＲＯＭ）を用いることができる。上記
ＥＥＦＲＯＭは、ＦＬＯＴＯＸ構造のメモリ素子であり
、通常約５０〜１５０人の薄い酸化膜を有する。この薄
い酸化膜の形成は、シリコン基板のシリコン面を酸化し
て形成するのが膜厚の制御の点で好ましい。
上記不揮発メモリ素子は、基板バイアスを印加しないよ
うに配置するのがよく、ウェル外に形成するのが適して
いる。
この発明の半導体記憶装置は、例えば次のようにして製
造することができる。
一つのシリコン基板上に、２種類の膜厚を持つ第１絶縁
膜を介して第１ポリシリコン層を形成しパターン化して
電気的に書換え可能な不揮発メモリのフローティングゲ
ート電極層及び耐圧２０Ｖ以下のトランジスタのゲート
電極層を構成し、この後に第２絶縁膜を介して第２ポリ
シリコン層を形成しパターン化してロジックの電極層、
随時呼出し可能な揮発メモリのトランスファゲート電極
層及びドライバーの電極層を構成し、更に第３絶縁膜を
介して第３ポリシリコン層を形成しパターン化して随時
呼出し可能な揮発メモリの電荷蓄積電極層を構成する。
上記第１絶縁膜のうち薄い薄膜を持つものは、不揮発メ
モリのフローティングゲート電極層下部のトラップ層と
チャネル間でメモリ用電子が移動しうるしのか適してお
り、通常膜厚５０〜１５０人の酸化ンリコン膜が用いら
れる。この酸化ソリコン膜は、熱酸化法によって形成す
るのが好ましい。
また、この第１絶縁膜のうち３００〜５００人の厚い膜
厚の部分は耐圧２０Ｖ以下のトランジスタのゲート絶縁
膜としても用いられる。
上記第１ポリシリコン層は、例えばＣＶＤ法等によって
形成することができる。この膜厚は、通常３００〜５０
００人とするのが好ましい。
上記第２絶縁膜は、ロジックの電極層の絶縁膜、トラン
スファゲート絶縁膜、ドライバーの電極層の絶縁膜とし
て用いることのできるものかよく、例えば酸化シリコン
、窒化シリコン等によって、通常２００〜５００人の膜
厚にして形成することができる。
上記第２ポリンリコン層は、第１ポリシリコン層と同様
にして形成することができ、通常３０００〜５０００人
の膜厚とすることができる。また、高融点金属からなる
ポリサイドを使うことも可能である。
上記第３絶縁膜は、随時呼出し可能な揮発メモリを構成
するキャパシタの誘電体層を形成しうるものがよく、例
えば酸化シリコン層、酸化シリコンと窒化シリコンとの
積層層等によって、通常５０〜１５０人の膜厚にして形
成することができる。
上記第３ポリシリコン層は、第１ポリシリコン層と同様
にして形成することができ、通常１５００〜３０００Ａ
の膜厚とすることができる。
上述の方法によって、随時呼出し可能なメモリ機能、書
換え不能な読出し専用メモリ機能及び再書込み可能な読
出し専用メモリ機能等の複合機能を有する一つのシリコ
ン基板からなる半導体記憶装置を形成することができる
。
（ホ）作用 −つのシリコン基板上に複合形成された多数の各種メモ
リ素子が随時呼出し可能なメモリ機能、書換え不能な読
出し専用メモリ機能及び再書込み可能な読出し専用メモ
リ機能を呈する。
（へ）実施例 この発明の実施例を図面を用いて説明する。
第１図に示すように、Ｐ−シリコン基板ｌ中に深さ約３
μｍのＮ−ウェル１ａを形成する。このＮウェルＩａの
表面不純物濃度はｌＸｌ０”〜５ｘ　！　０　”ａｍ−
”になるようにする。このＮ−ウェルは通常の０ＭＯ５
を形成するＰチャネルトランジスタ（第１図右側）及び
ＤＲＡＭを形成するため（第１図左側）に使われる。次
にＰ−シリコン基板１上にＬＯＣＯ３法によって素子分
離領域２を形成する。
次に、素子形成領域のシリコン基板面に熱酸化法によっ
て膜厚４００人の第１絶縁膜の厚い酸化シリコン膜３ａ
を形成する。ひきつづき薄い酸化膜用の窓あけを行い５
０〜１５０人の薄い酸化シリコン膜３ｂを形成する。こ
の上に、ＣＶＤ法によって膜厚３０００人の第１ポリシ
リコン層（リンをドープしたポリシリコンからなる）を
形成し所定パターンにエツチングしてＥＥＦＲＯＭのブ
ローティングゲート電極層４及び耐圧２０Ｖのゲート電
極、１５を形成する。
この上に厚さ５０〜１５０人の熱酸化膜を形成し、更に
厚さ１００〜２００人の窒化シリコン膜をＣＶＤ法によ
り堆積させる。その後ＥＥＦＲＯＭのフローティングゲ
ート電極層４となる部分を覆う様にフォトレジストでマ
スキングを行い、他の部分の窒化シリコン膜を除去する
。その後シリコン基板上の厚さが１５０〜２５０人にな
る様に酸化を行い第２絶縁膜６のゲート酸化膜を形成す
る。この時ゲート酸化膜８の下部にも同じ膜厚を持つゲ
ート酸化膜が形成される。その後厚さ１５００人のポリ
シリコンを堆積させる。このポリシリコンはリンを含む
。更にゲート電極の低抵抗化を図るためタングステンシ
リサイド膜を１５００〜２５００人つける。更にタング
ステンノリサイド膜上にＣＶＤ法により厚さ１５００〜
２５００人のＳｉｎ、膜をつける。この５ｉＯｔｌｌは
ＤＲＡＭ部のトランスファーゲート７と電荷蓄積電極層
１１の容量結合を低減させる目的でつける。その後トラ
ンスファゲート電極層７、ドライバーの電極層８をバタ
ーニングする。ＥＥＰＲＯＭの制御ゲート３も同時に形
成させる。
次にＮチャネル部、ソースドレイン部に低濃度のリンを
イオン注入しＬＤＤＩＩＩ造のＮ一部を形成する（６ｘ
ｌＯ１′ｃｍ−１）６更にＣＶＤ法により厚さ３０００
人の５ｉＯｔ膜をつけ異方性エツチングを行うとゲート
電極の側面にサイドウオールと称する５ｒＯｔを残すこ
とかできる。トランスファゲート電極層７、ドライバー
の電極層８上にも厚い絶縁層９が残る。
次に、ＤＲＡＭのキャパシタの形成を意図するシリコン
基板面上の酸化シリコン模を除去した後ＣＶＤ法によっ
て膜厚７０人の第３絶縁膜のシリコン窒化膜１０を形成
する。この上にＣＶＤ法によって膜厚１５００人の第３
ポリシリコン層を形成し所定パターンにエツチングして
電化蓄積電極層１１を形成する。
次に、膜厚６０００人の絶縁層１２を形成し、所定の位
置にコンタクトホールを形成し、この上にスパッタ法に
よってＡｔ系金属層を積層しパターン化してＡ１金属配
線層】３を形威し、更にこの上に保護ｉ！ａ１４を形成
して半導体記憶装置を製造する。
（ト）発明の効果 この発明によれば、一つのソリコン基板上に揮発メモリ
素子、不揮発メモリ素子及びＦ’ライバーが複合形成さ
れた集積度の高い半導体記憶装置を提供することかでき
る。また、この半導体記憶装置の簡単な製造方法を提供
することができる。
【図面の簡単な説明】
第１図は、この発明の実施例で作製（、た半導体装置の
説明図、第２図は、従来の半導体装置の説明図である。 ■・・・・ソリコン基板、　　　２・・・・・素子分離
領域、３・・・・・・ＥＥＰＲＯＭの制御ゲート電極層
、３ａ・・・・・第１絶縁膜の摩い酸化シリコン模、３
ｂ・・・・第１絶縁膜の薄い酸化シリコン膜、４・・・
・・・フローティングゲート電極層、５・・・・・ゲー
ト電極層、 ６・・・・・第２絶縁膜の酸化シリコン膜、７・・・・
・・トランスファゲート電極層、８・・・・・ドライバ
ーの電極層、９・・・・・絶縁層、１０・・・・第３絶
縁膜のシリコン窒化膜、ｉｔ・・・・・・電化蓄積電極
層、 １３　・・・・Ａ１金属配線層、 １２・・・・・・絶縁層、 １４・・・・・保護膜。

Claims (1)

  1. 【特許請求の範囲】 １、一つのシリコン基板上に、複数の、揮発メモリ素子
    、不揮発メモリ素子及びドライバーが複合形成されてな
    る半導体記憶装置。 ２、揮発メモリ素子が、一導電性シリコン基板内に形成
    された逆導電性ウェル内及びその上に配置されてなる請
    求項１の装置。 ３、揮発メモリ素子が、一つのトランジスタと一つのキ
    ャパシタからなるダイナミック随時呼出しメモリ素子で
    あり、キャパシタを構成する電荷蓄積電極層がトランジ
    スタを構成するトランスファゲート電極層上方に絶縁膜
    を介して重ねて配置されてなる請求項１の装置。 ４、不揮発メモリ素子が、書換え不能な読出し専用メモ
    リ素子及び再書込み可能な読出し専用メモリ素子である
    請求項１の装置。 ５、一つのシリコン基板上に、第１絶縁膜を介して第１
    ポリシリコン層を形成しパターン化して電気的に書換え
    可能な不揮発メモリのフローティングゲート電極層及び
    耐圧２０Ｖ以下のトランジスタのゲート電極層を構成し
    、この後に第２絶縁膜を介して第２ポリシリコン層を形
    成しパターン化してロジックの電極層、随時呼出し可能
    な揮発メモリのトランスファゲート電極層及びドライバ
    ーの電極層を構成し、更に第３絶縁膜を介して第３ポリ
    シリコン層を形成しパターン化して随時呼出し可能な揮
    発メモリの電荷蓄積電極層を構成することを特徴とする
    半導体記憶装置の製造方法。
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