JPH046153B2 - - Google Patents
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- JPH046153B2 JPH046153B2 JP60011204A JP1120485A JPH046153B2 JP H046153 B2 JPH046153 B2 JP H046153B2 JP 60011204 A JP60011204 A JP 60011204A JP 1120485 A JP1120485 A JP 1120485A JP H046153 B2 JPH046153 B2 JP H046153B2
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- data
- read
- bits
- reduction
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Description
産業上の利用分野
本発明は、Ｎ＝2kビツト並列にデータを読出す
メモリ装置において、記憶しているデータをＭ／
2n（１≦Ｍ≦2n）に縮小して読出す場合のデータ
縮小方法に関するものである。 従来の技術 画像等の情報量の大きいデータを、表示できる
情報量の少ない表示装置に表示する場合に、元の
データをサンプリングして縮小し、表示すること
になる。 従来、Ｎビツト並列に読出し得るメモリ装置に
記憶しているデータを縮小する場合、Ｎビツトず
つ同時に読出した後、データをサンプリングする
方法が用いられている。 例えば、８ビツトずつ並列に読出し得るメモリ
装置に記憶しているデータを3/8に縮小して24ビ
ツト分取出す場合、メモリ装置からはデータを８
ビツトずつ８回（64ビツト）読出し、このデータ
から必要なデータのみをサンプリングする。第５
図は従来方法による縮小の原理を示す図で、ａは
８ビツトずつ読出したデータを示し、ｂは８ビツ
トから３ビツトにサンプリング（3/8に縮小）し
たデータを示している。 発明が解決しようとする問題点 上記に説明した従来の方法において、メモリ装
置からのデータの読出し速度が縮小なしの場合と
同じであると、縮小なしのデータを24ビツト分取
り出す場合に比べて縮小後のデータの取出し速度
が3/8に低下している。一般に、メモリ装置から
のデータの読出し速度が一定であるとすると、縮
小率に応じて縮小後のデータの取出し速度が低
下、縮小後の取出し速度を一定であるようにする
と、縮小率に応じてメモリ装置からのデータの読
出し速度を高速にしなければならない欠点があ
る。 本発明はかかる欠点に鑑みてなされたもので、
縮小率にかかわらず一定の処理速度で順次データ
を読出し得る縮小方法を提供することを目的とし
ている。 問題点を解決するための手段 本発明は上記問題点を解決するために、縮小率
Ｍ／2n（１≦Ｍ≦2n）を１／2iの和（Ｍ／２＝o 〓i=0 ai
2-i；ai＝0or1）の形に展開し、原データを１／2i
に縮小したデータをＮ＝2kビツト並列に読出し得
るメモリ装置から各縮小率１／2iにおいて原デー
タのサンプリング位置が異なるように読出し、各
縮小率１／2iにおいて読出されたデータを並び換
える。 作 用 本発明では上記の構成により、縮小率Ｍ／2nを
１／2iの和の形に展開した場合に、各項の１／2i
に縮小したデータをＮビツト並列に読出し得るこ
とができ、原データのサンプル位置が各項に応じ
て異なるようにサンプルすることと各項で読出さ
れたデータを並び換えることにより、縮小率Ｍ／
2iにかかわらず一定の処理速度でデータを読出す
ことができる。 実施例 第１図は本発明の一実施例を示すブロツク図で
ある。同図において、１は原データを１／2iに縮
小したデータをＮ＝2kビツト並列に読出し得るメ
モリ装置、２はメモリ装置１から読出されたデー
タを一度蓄積するためのバツフアメモリ、３はバ
ツフアメモリ２からのデータを原データの並びの
順に並び換えるデータ並び換え回路、４はデータ
の縮小率Ｍ／2nに応じて、メモリ装置１から読出
すデータのアドバイス及びサンプル位置、バツフ
アメモリ２からデータを取出し、データ並び換え
回路３での並び換えの順を制御するコントロール
回路である。 原データを１／2iに縮小したデータをＮビツト
並列に読出し得るメモリ装置１の構成は、例えば
特願昭58−189722号（特開昭60−81661号公報）
に記載の構成を用いればよい。 （すなわち、特願昭58−189722号で記載してい
る実施例では、一例として1/2の縮小を説明して
いる。この場合、例えば８ビツトを読出し単位と
すると、８×８ビツトの画像をサブブロツクと
し、隣接する２×２のサブブロツクをブロツクと
定義し、独立に読み書きできる１ビツト×Ｎアド
レスのメモリ８個に置換を施して書き込む（この
置換は８個の独立に読み書きできるメモリの下位
３ビツトのアドレス線の配線で実現）。 置換の方法は、1/1、1/2の行方向・列方向の８
ビツト読出しで必要なデータが必ず異なるメモリ
に書き込まれるように、第９図に示すように所定
の置換を施す。 特願昭58−189722号では、例示として1/2まで
の構成・動作を説明している。例えば、1/4まで
の縮小を実現する場合は、８×８ビツトのサブブ
ロツクを４×４で１ブロツクとし、また、1/8ま
での縮小を実現する場合は、８×８で１ブロツク
として、読出し時に必要な８ビツトデータが異な
るメモリに書き込まれるよう書き込み時に施す置
換を制御する。例えば1/4までの縮小を実現する
場合は、第１０図のようになる。 なお、本願で使用するメモリ装置の構成は、特
願昭58−189722号と同一構成であり、また、読出
し後のデータ並べ換え規制である置換、シヤツフ
ルも同一である。また、１／2nの読出しに関して
必要な装置・方法についての説明は、既知であ
り、特願昭58−189722号で開示し、詳細に説明し
ている。特願昭58−189722号で示している装置で
は、１／2nの縮小に対して１度の読出しで行える
ようにしている。） メモリ装置１からのデータの読出しは８ビツト
並列、縮小率がＭ／８（１≦Ｍ≦８）の場合につ
いて、更に詳しく説明する。 メモリ装置１には、行方向256ビツト、列方向
256ビツトのデータが記憶してあるとする。第２
図はこのデータに番号付けを行つた図である。こ
の256×256ビツトのデータは行方向に８ビツトず
つ並列にメモリ装置１に記憶してある。 1/2に縮小したデータは2j＋１番目のデータを
サンプルし、1/4に縮小したデータは4j＋２番目
のデータをサンプルし、1/8に縮小したデータは
8j＋４番目のデータをサンプルしそれぞれ８ビツ
ト並列に読出す。第３図ａ，ｂ，ｃはそれぞれ1/
２、1/4、1/8に縮小して取出したデータの一部を
示す図である。上記に示すようなサンプル位置に
すると1/2、1/4、1/8の縮小において取出される
データは総て異なつている。 メモリ装置１に記憶しているデータを各縮小率
Ｍ／８の場合について、行方向の１番目のデータ
からサンプリングして24ビツト分取出す場合につ
いて述べる。 第４図ａ〜ｈは各縮小率の場合のメモリ装置１
から読出されたデータ及びデータ並び換え回路３
で並び換えられた24ビツトのデータを示す図であ
る。 1/8の縮小の時は、8j＋４番目のデータをサン
プリングし、それぞれ８ビツト並列に３回読出
し、順に並べればよい（第４図ａ）。 2/8（＝1/4）の縮小の時は、4j＋２番目のデー
タをサンプリングし、それぞれ８ビツト並列に３
回読出し、順に並べればよい（第４図ｂ）。 3/8の縮小の時は、3/8＝1/4＋1/8の形に展開
し、4j＋２番目のデータをサンプリングしたデー
タを８ビツト並列に２回、8j＋４番目のデータを
サンプリングしたデータを８ビツト並列に１回読
出し、データ並び換え回路３でデータを並び換え
る（第４図ｃ）。 4/8（＝1/2）の縮小の時は2j＋１番目のデータ
をサンプリングし、それぞれ８ビツト並列に３回
読出し、順に並べればよい（第４図ｄ）。 5/8の縮小の時は、5/8＝1/2＋1/8の形に展開
し、2j＋１番目のデータをサンプリングしたデー
タを８ビツト並列に３回、8j＋４番目のデータを
サンプリングしたデータを８ビツト並列に１回読
出し、データ並び換え回路３でデータを並び換
え、その内の24ビツト分取出す（第４図ｅ）。 6/8（＝3/4）の縮小の時は、3/4＝1/2＋1/4の
形に展開し、2j＋１番目のデータサンプリングし
たデータを８ビツト並列に２回、4j＋２番目のデ
ータをサンプリングしたデータを８ビツト並列に
１回読出し、データ並び換え回路３でデータを並
び換える（第４図ｆ）。 7/8の縮小の時は、7/8＝1/2＋1/4＋1/8の形に
展開し、2j＋１番目のデータをサンプリングした
データを８ビツト並列に２回、4j＋２番目のデー
タをサンプリングしたデータを８ビツト並列に１
回、8j＋４番目のデータをサンプリングしたデー
タを８ビツト並列に１回読出し、データ並び換え
回路３でデータを並び換え、その内の24ビツト分
取出す（第４図ｇ）。 8/8（＝1/1）、縮小なしの時は、原データをそ
のまま８ビツト並列に２回読出し、順に並べれば
よい（第４図ｈ）。 ここで上記のデータを並び換える手段をくわし
く述べると以下のようになる。 基準となる1/2、1/4、1/8の読出し後のデータ
は、特願昭58−189722号で示しているようなデー
タ並べ換え・置換、シヤツフル操作を行う。この
後、これらの処理を終えた複数ワードのデータを
入れ替え正規のデータ列とするが、この回路構成
は、シフトレジスタとセレクタの組合せ等で簡単
に実現できる。例えば、6/8＝3/4で24ビツトを得
る場合、第４図ｆ・第６図で示した３ワードのデ
ータを第７図、第８図に示すように、シフトレジ
スタで交互に出力し、24ビツトデータの一定長と
する。 なお、本願では、Ｍ／2nの任意の縮小を可能と
するため、読出し回数を複数回としてこの回数を
Ｍに依らず平滑化することを目的としている。し
かし、読出し回数が一定にできない、最終出力デ
ータ数を一定長としたいため、本願の実施例で
は、バツフアメモリを使用している。これは、デ
ータ並べ換え回路の一部である。 上記説明した動作を列方向も縮小率に応じてサ
ンプルしながら行うと、任意のＭ／８に縮小され
た矩形のデータを取出すことができる。 上記説明したように任意のＭ／８の縮小された
データを24ビツト分取出す場合、８ビツト並列に
最大４回読出すのみで取出すことができる。取出
すデータ量が増大するとデータの並び換え回路３
ですてるデータ量は取出すデータ量に比べて、極
めて小さくなるので、縮小率にかかわらずほぼ同
一の処理速度でデータの読出し行うことができ
る。 なお、上記の実施例ではサンプル位置としては
１／２に縮小したデータは2j＋１番目、1/4に縮小し
たデータは4j＋２番目、1/8に縮小したデータは
8j＋４番目をサンプルしているが、このサンプル
位置でなくともよい。 すなわち、本願ではＭ／２ｎで実現するため、
Ｍ／２ｎを１／2iの和に展開し、読出すことを特
徴としている。特願昭58−189722号では、縮小読
出し時の読出しデータ位置（サンプリング位置）
は、１／2nであるため、任意に設定できるが、本
願では、Ｍ／2nを１／2iの和で表わすため、その
和の組合せ（例えば、3/8読出しであれば、1/8と
２／８＝1/4の読出し位置の組合せ）は、異なるデー
タが読出せるようサンプリング位置を特定する必
要がある。例えば上記3/8の場合は表１のように、
1/8の読出し位置と1/4の読出し位置が重ならない
組合せが必要である。このように、Ｍ／８（１≦
Ｍ≦８）の場合にすべての読出しでデータが重な
らないようにするためには、基準となる1/2、1/
４、1/8の読出し位置を表２のような組合せ（８通
り）の中の一つとしなければならない。
メモリ装置において、記憶しているデータをＭ／
2n（１≦Ｍ≦2n）に縮小して読出す場合のデータ
縮小方法に関するものである。 従来の技術 画像等の情報量の大きいデータを、表示できる
情報量の少ない表示装置に表示する場合に、元の
データをサンプリングして縮小し、表示すること
になる。 従来、Ｎビツト並列に読出し得るメモリ装置に
記憶しているデータを縮小する場合、Ｎビツトず
つ同時に読出した後、データをサンプリングする
方法が用いられている。 例えば、８ビツトずつ並列に読出し得るメモリ
装置に記憶しているデータを3/8に縮小して24ビ
ツト分取出す場合、メモリ装置からはデータを８
ビツトずつ８回（64ビツト）読出し、このデータ
から必要なデータのみをサンプリングする。第５
図は従来方法による縮小の原理を示す図で、ａは
８ビツトずつ読出したデータを示し、ｂは８ビツ
トから３ビツトにサンプリング（3/8に縮小）し
たデータを示している。 発明が解決しようとする問題点 上記に説明した従来の方法において、メモリ装
置からのデータの読出し速度が縮小なしの場合と
同じであると、縮小なしのデータを24ビツト分取
り出す場合に比べて縮小後のデータの取出し速度
が3/8に低下している。一般に、メモリ装置から
のデータの読出し速度が一定であるとすると、縮
小率に応じて縮小後のデータの取出し速度が低
下、縮小後の取出し速度を一定であるようにする
と、縮小率に応じてメモリ装置からのデータの読
出し速度を高速にしなければならない欠点があ
る。 本発明はかかる欠点に鑑みてなされたもので、
縮小率にかかわらず一定の処理速度で順次データ
を読出し得る縮小方法を提供することを目的とし
ている。 問題点を解決するための手段 本発明は上記問題点を解決するために、縮小率
Ｍ／2n（１≦Ｍ≦2n）を１／2iの和（Ｍ／２＝o 〓i=0 ai
2-i；ai＝0or1）の形に展開し、原データを１／2i
に縮小したデータをＮ＝2kビツト並列に読出し得
るメモリ装置から各縮小率１／2iにおいて原デー
タのサンプリング位置が異なるように読出し、各
縮小率１／2iにおいて読出されたデータを並び換
える。 作 用 本発明では上記の構成により、縮小率Ｍ／2nを
１／2iの和の形に展開した場合に、各項の１／2i
に縮小したデータをＮビツト並列に読出し得るこ
とができ、原データのサンプル位置が各項に応じ
て異なるようにサンプルすることと各項で読出さ
れたデータを並び換えることにより、縮小率Ｍ／
2iにかかわらず一定の処理速度でデータを読出す
ことができる。 実施例 第１図は本発明の一実施例を示すブロツク図で
ある。同図において、１は原データを１／2iに縮
小したデータをＮ＝2kビツト並列に読出し得るメ
モリ装置、２はメモリ装置１から読出されたデー
タを一度蓄積するためのバツフアメモリ、３はバ
ツフアメモリ２からのデータを原データの並びの
順に並び換えるデータ並び換え回路、４はデータ
の縮小率Ｍ／2nに応じて、メモリ装置１から読出
すデータのアドバイス及びサンプル位置、バツフ
アメモリ２からデータを取出し、データ並び換え
回路３での並び換えの順を制御するコントロール
回路である。 原データを１／2iに縮小したデータをＮビツト
並列に読出し得るメモリ装置１の構成は、例えば
特願昭58−189722号（特開昭60−81661号公報）
に記載の構成を用いればよい。 （すなわち、特願昭58−189722号で記載してい
る実施例では、一例として1/2の縮小を説明して
いる。この場合、例えば８ビツトを読出し単位と
すると、８×８ビツトの画像をサブブロツクと
し、隣接する２×２のサブブロツクをブロツクと
定義し、独立に読み書きできる１ビツト×Ｎアド
レスのメモリ８個に置換を施して書き込む（この
置換は８個の独立に読み書きできるメモリの下位
３ビツトのアドレス線の配線で実現）。 置換の方法は、1/1、1/2の行方向・列方向の８
ビツト読出しで必要なデータが必ず異なるメモリ
に書き込まれるように、第９図に示すように所定
の置換を施す。 特願昭58−189722号では、例示として1/2まで
の構成・動作を説明している。例えば、1/4まで
の縮小を実現する場合は、８×８ビツトのサブブ
ロツクを４×４で１ブロツクとし、また、1/8ま
での縮小を実現する場合は、８×８で１ブロツク
として、読出し時に必要な８ビツトデータが異な
るメモリに書き込まれるよう書き込み時に施す置
換を制御する。例えば1/4までの縮小を実現する
場合は、第１０図のようになる。 なお、本願で使用するメモリ装置の構成は、特
願昭58−189722号と同一構成であり、また、読出
し後のデータ並べ換え規制である置換、シヤツフ
ルも同一である。また、１／2nの読出しに関して
必要な装置・方法についての説明は、既知であ
り、特願昭58−189722号で開示し、詳細に説明し
ている。特願昭58−189722号で示している装置で
は、１／2nの縮小に対して１度の読出しで行える
ようにしている。） メモリ装置１からのデータの読出しは８ビツト
並列、縮小率がＭ／８（１≦Ｍ≦８）の場合につ
いて、更に詳しく説明する。 メモリ装置１には、行方向256ビツト、列方向
256ビツトのデータが記憶してあるとする。第２
図はこのデータに番号付けを行つた図である。こ
の256×256ビツトのデータは行方向に８ビツトず
つ並列にメモリ装置１に記憶してある。 1/2に縮小したデータは2j＋１番目のデータを
サンプルし、1/4に縮小したデータは4j＋２番目
のデータをサンプルし、1/8に縮小したデータは
8j＋４番目のデータをサンプルしそれぞれ８ビツ
ト並列に読出す。第３図ａ，ｂ，ｃはそれぞれ1/
２、1/4、1/8に縮小して取出したデータの一部を
示す図である。上記に示すようなサンプル位置に
すると1/2、1/4、1/8の縮小において取出される
データは総て異なつている。 メモリ装置１に記憶しているデータを各縮小率
Ｍ／８の場合について、行方向の１番目のデータ
からサンプリングして24ビツト分取出す場合につ
いて述べる。 第４図ａ〜ｈは各縮小率の場合のメモリ装置１
から読出されたデータ及びデータ並び換え回路３
で並び換えられた24ビツトのデータを示す図であ
る。 1/8の縮小の時は、8j＋４番目のデータをサン
プリングし、それぞれ８ビツト並列に３回読出
し、順に並べればよい（第４図ａ）。 2/8（＝1/4）の縮小の時は、4j＋２番目のデー
タをサンプリングし、それぞれ８ビツト並列に３
回読出し、順に並べればよい（第４図ｂ）。 3/8の縮小の時は、3/8＝1/4＋1/8の形に展開
し、4j＋２番目のデータをサンプリングしたデー
タを８ビツト並列に２回、8j＋４番目のデータを
サンプリングしたデータを８ビツト並列に１回読
出し、データ並び換え回路３でデータを並び換え
る（第４図ｃ）。 4/8（＝1/2）の縮小の時は2j＋１番目のデータ
をサンプリングし、それぞれ８ビツト並列に３回
読出し、順に並べればよい（第４図ｄ）。 5/8の縮小の時は、5/8＝1/2＋1/8の形に展開
し、2j＋１番目のデータをサンプリングしたデー
タを８ビツト並列に３回、8j＋４番目のデータを
サンプリングしたデータを８ビツト並列に１回読
出し、データ並び換え回路３でデータを並び換
え、その内の24ビツト分取出す（第４図ｅ）。 6/8（＝3/4）の縮小の時は、3/4＝1/2＋1/4の
形に展開し、2j＋１番目のデータサンプリングし
たデータを８ビツト並列に２回、4j＋２番目のデ
ータをサンプリングしたデータを８ビツト並列に
１回読出し、データ並び換え回路３でデータを並
び換える（第４図ｆ）。 7/8の縮小の時は、7/8＝1/2＋1/4＋1/8の形に
展開し、2j＋１番目のデータをサンプリングした
データを８ビツト並列に２回、4j＋２番目のデー
タをサンプリングしたデータを８ビツト並列に１
回、8j＋４番目のデータをサンプリングしたデー
タを８ビツト並列に１回読出し、データ並び換え
回路３でデータを並び換え、その内の24ビツト分
取出す（第４図ｇ）。 8/8（＝1/1）、縮小なしの時は、原データをそ
のまま８ビツト並列に２回読出し、順に並べれば
よい（第４図ｈ）。 ここで上記のデータを並び換える手段をくわし
く述べると以下のようになる。 基準となる1/2、1/4、1/8の読出し後のデータ
は、特願昭58−189722号で示しているようなデー
タ並べ換え・置換、シヤツフル操作を行う。この
後、これらの処理を終えた複数ワードのデータを
入れ替え正規のデータ列とするが、この回路構成
は、シフトレジスタとセレクタの組合せ等で簡単
に実現できる。例えば、6/8＝3/4で24ビツトを得
る場合、第４図ｆ・第６図で示した３ワードのデ
ータを第７図、第８図に示すように、シフトレジ
スタで交互に出力し、24ビツトデータの一定長と
する。 なお、本願では、Ｍ／2nの任意の縮小を可能と
するため、読出し回数を複数回としてこの回数を
Ｍに依らず平滑化することを目的としている。し
かし、読出し回数が一定にできない、最終出力デ
ータ数を一定長としたいため、本願の実施例で
は、バツフアメモリを使用している。これは、デ
ータ並べ換え回路の一部である。 上記説明した動作を列方向も縮小率に応じてサ
ンプルしながら行うと、任意のＭ／８に縮小され
た矩形のデータを取出すことができる。 上記説明したように任意のＭ／８の縮小された
データを24ビツト分取出す場合、８ビツト並列に
最大４回読出すのみで取出すことができる。取出
すデータ量が増大するとデータの並び換え回路３
ですてるデータ量は取出すデータ量に比べて、極
めて小さくなるので、縮小率にかかわらずほぼ同
一の処理速度でデータの読出し行うことができ
る。 なお、上記の実施例ではサンプル位置としては
１／２に縮小したデータは2j＋１番目、1/4に縮小し
たデータは4j＋２番目、1/8に縮小したデータは
8j＋４番目をサンプルしているが、このサンプル
位置でなくともよい。 すなわち、本願ではＭ／２ｎで実現するため、
Ｍ／２ｎを１／2iの和に展開し、読出すことを特
徴としている。特願昭58−189722号では、縮小読
出し時の読出しデータ位置（サンプリング位置）
は、１／2nであるため、任意に設定できるが、本
願では、Ｍ／2nを１／2iの和で表わすため、その
和の組合せ（例えば、3/8読出しであれば、1/8と
２／８＝1/4の読出し位置の組合せ）は、異なるデー
タが読出せるようサンプリング位置を特定する必
要がある。例えば上記3/8の場合は表１のように、
1/8の読出し位置と1/4の読出し位置が重ならない
組合せが必要である。このように、Ｍ／８（１≦
Ｍ≦８）の場合にすべての読出しでデータが重な
らないようにするためには、基準となる1/2、1/
４、1/8の読出し位置を表２のような組合せ（８通
り）の中の一つとしなければならない。
【表】
【表】
表２の組合せは、コントロール回路に記憶させ
てあり、Ａ〜Ｈのどのサンプリング位置組合せを
選ぶかは、画質等の評価により選択できるように
するのが一般的である。サンプリングの組合せが
決定すると、実際に、読出しの際には、８個の独
立に読み書きができるメモリのアドレス下位を制
御することにより行う。 発明の効果 以上述べてきたように、本発明によれば、縮小
率にかかわらず同一の処理速度でデータの読出し
が可能であり、ズーム機能を必要とするCRTデ
イスプレイ装置のリフレツシユメモリを利用する
ことにより、高速なズーム処理が行え、実用的に
極めて有用である。
てあり、Ａ〜Ｈのどのサンプリング位置組合せを
選ぶかは、画質等の評価により選択できるように
するのが一般的である。サンプリングの組合せが
決定すると、実際に、読出しの際には、８個の独
立に読み書きができるメモリのアドレス下位を制
御することにより行う。 発明の効果 以上述べてきたように、本発明によれば、縮小
率にかかわらず同一の処理速度でデータの読出し
が可能であり、ズーム機能を必要とするCRTデ
イスプレイ装置のリフレツシユメモリを利用する
ことにより、高速なズーム処理が行え、実用的に
極めて有用である。
第１図は本発明の一実施例のデータ縮小方法を
示すブロツク図、第２図は256×256ビツトのデー
タに番号付けを行つた状態を示す状態図、第３図
は1/2、1/4、1/8に縮小して取出すデータの一部
を示す状態図、第４図は縮小率Ｍ／８（１≦Ｍ≦
８）の場合にメモリ装置１から読出すデータとデ
ータ並び換え回路３でデータを並び換え後の24ビ
ツトのデータを示す状態図、第５図は従来の縮小
方法を示す原理図、第６図は本発明の一実施例の
説明図、第７図は本発明の一実施例の説明図、第
８図は本発明の一実施例の説明図、第９図は本発
明の一実施例に用いるメモリ装置の説明図、第１
０図は本発明の一実施例に用いるメモリ装置の説
明図である。 １……メモリ装置、２……バツフアメモリ、３
……データ並び換え回路、４……コントロール回
路。
示すブロツク図、第２図は256×256ビツトのデー
タに番号付けを行つた状態を示す状態図、第３図
は1/2、1/4、1/8に縮小して取出すデータの一部
を示す状態図、第４図は縮小率Ｍ／８（１≦Ｍ≦
８）の場合にメモリ装置１から読出すデータとデ
ータ並び換え回路３でデータを並び換え後の24ビ
ツトのデータを示す状態図、第５図は従来の縮小
方法を示す原理図、第６図は本発明の一実施例の
説明図、第７図は本発明の一実施例の説明図、第
８図は本発明の一実施例の説明図、第９図は本発
明の一実施例に用いるメモリ装置の説明図、第１
０図は本発明の一実施例に用いるメモリ装置の説
明図である。 １……メモリ装置、２……バツフアメモリ、３
……データ並び換え回路、４……コントロール回
路。
Claims (1)
- 【特許請求の範囲】 １ 縮小率が１／2i（０≦ｉ≦ｎ）の場合に原デ
ータを2iビツトごとにサンプリングしたデータを
Ｎ＝2kビツト並列に読出し得るメモリ装置と、各
縮小率１／2iで読出される時の原データのサンプ
ル位置を変える手段と、縮小率がＭ／2n（１≦Ｍ
≦2n）の場合にＭ／2nを１／2iの和（Ｍ／2n＝o 〓i=0
ai2-i；ai＝0or1）の形に展開して各縮率小でＮビ
ツト並列所定量を読出す手段と、前記読出された
データを並び換える手段とにより順次縮小したデ
ータを読出すことを特徴とするデータ縮小方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011204A JPS61170780A (ja) | 1985-01-24 | 1985-01-24 | デ−タ縮小方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011204A JPS61170780A (ja) | 1985-01-24 | 1985-01-24 | デ−タ縮小方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170780A JPS61170780A (ja) | 1986-08-01 |
| JPH046153B2 true JPH046153B2 (ja) | 1992-02-04 |
Family
ID=11771489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011204A Granted JPS61170780A (ja) | 1985-01-24 | 1985-01-24 | デ−タ縮小方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170780A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08322Y2 (ja) * | 1993-10-25 | 1996-01-10 | 安田 ▲いつ▼男 | ブラジャー |
-
1985
- 1985-01-24 JP JP60011204A patent/JPS61170780A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61170780A (ja) | 1986-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |