JPS63229574A - 回転用画像記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、回転したデータ等の読み出しが高速に行える
データ記憶装置に関するもので、画像処理装置、文書作
成装置、文書ファイル装置等のフレームメモリとして応
用できる。

従来の技術 独立にアドレスが与え得るＩＸＮビットの容量を持つメ
モリを２ｍ１１ｆａ用意し、原画像の２　ｍ　×２ｍ１
画素を１つのユニットとし、このユニット内では行方向
からも列方向からも２ｍ画素が一度にアクセスできるよ
うに、ブロック内の行方向の１ワード（ＣＰＵ等が同時
に処理を行うビットデータの処理単位）を構成する２ｍ
″画素内でデータの並べ替えを行い２″画素毎に記憶す
る回転・縮小用の画像記憶装置が提案されてれている（
例えば、特開昭和６０−１９２５４号公報）。

一例として、原画像を８×８画素を１ユニットとして分
割した場合を用いて上記手法について説明する。第１１
図は、１ユニット内の８×８画素のそれぞれに番号を付
した状態を示す図である。

このように分割した画像を、行方向からも列方向からも
一度に８画素づつ読み出せるようにするため、第２図に
示すような元のデータ列りに対する８種類のデータ並べ
替え規則を用意し、ユニット内の行方向の８画素率位に
この並べ替え規則に基づ（並べ替えを行い、第１２図に
示すように、ワード幅１ビットの、それぞれ独立にアド
レスが与え得る８個のメモリＭ１〜Ｍ８に書き込む。

このように書き込んだ後、例えば、書き込んだ状態を基
準に、回転せずに読み出す場合には、書き込み時と同様
にアドレスを与え、読み出したデータをＰＯ〜Ｐ７によ
り並べ替えればよい。

又、例えば、入力アドレス：　１　（１６進）を与え、
これを第１２図のＭ１〜Ｍ８に、１．０．３．２．５．
４．７．６（１６進）と変換しアドレスとして与え、読
み出したデータに対して、書き込みの際と同様に、第２
図の並べ替え規則のＰｌを施すことにより、入力元画像
に対して左に９０度回転した画像、ユニット内の２列目
の８画素を１度のアクセスで読み出すことができる。

第１３図に、読み出したデータから、並べ替えＰｌを行
い、最終的に有効なデータを得るまでのデータの遷移を
示す。更に、右９０度の回転についても、同じデータ列
に対して他のデータ並べ替え（例えばＰｌの代わりにＰ
６）を行なうことにより可能である。以上のようにして
、回転度数にがかわらず、行方向からも、列方向からも
、１度のアクセスで８画素を読み出すことができる。こ
のようにデータを並べ替えて、独立にアドレスが与えら
れるメモリ素子で構成した記憶装置にデータを記憶する
従来の方法によると、回転等のモードにおける１ワード
の画素が１回のアクセスで得られるという長所を有する
反面、以下のような問題点があった。

発明が解決しようとする問題点 回転用画像記憶回路の構成を検討する際に考慮しなけら
ばならない重要な点として、■表示装置への出力ビデオ
レート、■既存のメモリ素子のワード構成、■入力画像
情報の総容量、■従来技術の構成上の制約、■実装面積
等が挙げられる。−例として、入力画像の総容量が４Ｍ
ビットであり、これを記憶する回転用画像記憶回路を構
成する場合を考える。今、条件として、出力ビデオレー
トと既存のメモリ素子のサイクルタイムとから求められ
る最適な記憶回路のワード幅が３２ビットであるとする
。入力画像の総容量を満足するように、既存のメモリ素
子から選択し画像記憶回路を構成すると、例えば１ビッ
ト×６４にワードのメモリ素子６４個、１ビットＸ２５
６にワードのメモリ素子１６個、４ビット×６４にワー
ドのメモリ素子１６個等が考えられる。実装面積の点か
らは、１ビットＸ２５６にワード、又は４ビット×６４
にワードのメモリ素子１６個により構成した方が望まし
い。

しかし、１ビットＸ２５６にワードのメモリ素子１６個
の場合は、１回のアクセスで読み出せる画素数が１６６
画素あり、最適なワード幅を満たすことができない。ま
た４ビットＸ６４にワードのメモリ素子１６個の場合に
は、１回のアクセスで読み出せる画素数は６４画素とな
るが、各チッブからそれぞれ１ビットづつを取り出して
１プレーンを構成した場合、このプレーン方向の４ビッ
トは同一アドレスが与えられるため、前記従来技術のワ
ードを構成する各ビットは独立にアドレスか与えられな
ければならないという制限のため採用することはできな
い。結局、以上のような事情から、メモリ素子としては
１ビットＸ　６４　Ｋワードのメモリ素子６４個を選択
し、３２ビット×２層（１２８にワード〉構成にしなけ
ればならず、４ビット×６４にワードのメモリ素子１６
個の場合に比べ、実装面積が増大するという欠点があっ
た。

本発明は、かかる点に鑑みてなされたもので、記憶素子
の個数を減らし記憶回路のワード幅を削減しても、記憶
装置系全体としてのワード幅は減少させない、即ち、出
力ビデオレートを下げることな（記憶回路の実装面積を
削減し得る回転用画像記憶装置を提供することにある。

問題点を解決するための手段 本発明は、上記問題点を解決するために、同一にアドレ
スが与え得るＮヒツトの容量を持つセクション０２個か
ら成るメモリ２ｍ個を、この２ｍ個内ではそれぞれ独立
にアドレスが与え得るように構成し、原画像のｎ×ｎ画
素の正方領域を１グループ、前記グループ２　ｍ　×２
　Ｉｎ個を１ユニットとじ、このユニットの各グループ
ｎ×ｎビットから１ビットづつを取り出してｎ個のプレ
ーンにそれぞれ割り当てた合計２ｍ１×２ｍ１ビットの
画像データを１ブロックとし、このブロック内の各画素
に対しては行方向からも列方向からも一度に２′″画素
が読み出せるようにデータの並べ替えを行ない、各メモ
リに対応した独立のアドレスをアドレス変換回路により
生成する。

作用 本発明では、上記構成により、読出しの際にｎ２個のプ
レーンの中のｎ個のプレーンを同時に処理することによ
り、記憶装置系全体としてのワード幅を記憶回路のワー
ド幅に対しｎ倍に拡張し、１ビット×Ｎ構成のメモリ素
子を用いて同じ記憶装置系全体としてのワード幅を得る
場合に比べ、メモリ素子の使用個数を削減する。

実施例 第１図は本発明の回転・縮小用画像記憶装置の一実施例
を示すブロック図である。本実施例では、説明を簡単に
するために、ｍ　＝　３、ｎ＝２、即ち、原画像の１ブ
ロックを８×８画素、使用するメモリ素子のプレーン数
を４として構成している。第１図において、１１はシリ
アル／パラレル変換回路（Ｓ／Ｐ）、１２、及び１３は
入出力ワード＠８ビットのデータ並べ替え回路、１４は
１プレーンのサイズが１ｘＮビットであるプレーン４枚
から成るメモリ８個で構成した記憶回路、１５はアドレ
ス変換回路、１６はパラレル／シリアル変換回路（Ｐ／
Ｓ）である。

今、２×２画素を１つのグループ、８×８グループを１
つのユニットとする。第４図ａ−ｄは、原画像の一部と
して１ユニットを取り出し、そのユニット内の各画素に
画素番号を付した状態である。原画像はライン単位でシ
リアルに本実施例で示す記憶装置に入力される。第１図
において、シリアルに入力された原画像は、まず、シリ
アル／パラレル変換回路１１にて１６ビットのパラレル
信号に変換される。この１６ビットのパラレル信号は、
時系列的に１ビットづつ交互にまとめられ、８ビット＋
８ビットのパラレル信号となってそれぞれデータ並べ替
え回路１２．１３に送られ、画像内での位置に応じてデ
ータの並べ替えＰＯ〜Ｐ７を行ない、各１ビットづつ計
２ビットを各グループに順番に割り当てる。各グループ
内では、更にその１６ビットが画像中で偶数番目の行に
存在するか奇数番目の行に存在するかで各プレーンへの
ビットの割当て方を逆にする。例えば、ブロック１．２
．３．４はプレーン１，２．４゜３というように記憶す
る。（これは８ビット＋８ビットのパラレル信号をデー
タ並べ替え回路１２．１３へ送るときに入れ替えてもよ
い。）このようにして、第４図ａ−ｄの各画素を各メモ
リの各プレーンに割り当て記憶した状態を第６図ａ〜ｄ
に示す。第５図は、第６図ａ−ｄの配列を示した図であ
る。

次に、記憶回路１４から画像を読み出す場合について説
明する。例えば、回転状態０度で、第３図及び第４図ａ
１第４図すにおける画像のの６行目の１６画素を読み出
す場合を考える。第１図のアドレス変換回路１５にはア
ドレス：　５　（１６進）を与える。アドレス変換回路
１５は、この表示モードでは各メモリに与えるアドレス
を２（１６進）として、記憶回路１４及び第６図ａ　−
ｄのＭｌ−Ｍ８のそれぞれに与える。この時、記憶回路
１４からは、第７図に示すように４ブレ一ン分計３２画
素が一度に読み出せる。６行目の画素は、ブロック３．
４つまりプレーン４．３に記憶しであるため、ここでは
、この４プレーンの中からプレーン４、プレーン３を有
効とし、第８図に示すようにデータ並べ替え回路１２−
１１３にて第２図に示したデータ並べ替え規則Ｐ２を施
し、所望の８＋８ビットのパラレル信号に変換し、書込
み時と逆の操作によって１ビットづつを交互に組み合わ
せた１６ビットのデータに戻してからパラレル／シリア
ル変換回路１６でシリアル信号に変換し出力する。以下
同様に、奇数番目の行を読み出す場合は、４プレーンの
中から、プレーン１１２を有効とし、偶数番目の行を読
み出す場合は、プレーン４．３を有効とする。

次に、列方向からの読み出し、−例として、左９０度回
転の場合について説明する。例えば、第３図における画
像の１０列目を読み出す場合を考える。第１図のアドレ
ス変換回路１５にはアドレス：９（１・６進）を与える
。アドレス変換回路１５は、この表示モードでは、記憶
回路１４、及び、第６図ａ−ｄのＭ１〜Ｍ８の各メモリ
に、４．５．６．７．０．１．２．３（１６進）と変換
し与える。この時、記憶回路１４からは、第９図に示す
ように４ブレ一ン分、計３２画素が一度に読み出せる。

グループ１の１０列目は、ブロック２、及びブロック４
に属し、プレーン２．３に記憶しである。そこで、この
４プレーンの中からプレーン２、プレーン３を有効とし
、データ並べ替え回路１２．１３にて、第１０図に示す
ようにＰ４を施し、所望の８＋８ビットのパラレル信号
に変換し、書込み時と逆の要領でプレーン２からのデー
タとプレーン４からのデータそれぞれ１ビットづつを交
互に組み合わせた１６ビットのデータとしてから、パラ
レル／シリアル変換回路１６でシリアル信号に変換して
出力する。このように、１ユニットの中で偶数番目の列
の場合は、４プレーン中のプレーン２．４を有効とし、
奇数列番目の場合は、プレーン１．３を有効としてデー
タの並びを変換することにより列方向の読み出しができ
る。

このように、記憶回路のワード幅が８ビットである場合
でも、記憶装置系全体としては、ワード幅を倍の１６ビ
ットに、即ち、実装面積を２倍にすることな（、ワード
幅を倍に拡張することができる。

また、従来例で述べた実際の構成として、総記憶容量４
Ｍビット、記憶装置系全体としての処理のワード幅を３
２ビットとした場合でも、本方式によれば、４ビット×
６４にワードのメモリ素子１６個を用いて構成し、記憶
回路のワード幅を削減した場合でも、記憶装置系全体と
してワード幅を３２ビットとすることができ、記憶回路
の実装面積を大幅に削減することができる。

尚、本実施例では、同一にアドレスが与え得るセクショ
ンをＩ×ｎ　　（１次元）として説明したが、ｎ×ｎ等
セクションが２次元構成であり、メモリ素子として、深
さ方向も含め３次元構成であっても構わない。また、本
実施例ではｎ＝２として説明したが、ｎ＝４．８・・・
でも構わない。

発明の効果 以上のように、本発明によれば、一般にｎ２のセクショ
ンを有するメモリ素子を利用することにより、従来例に
比し、記憶装置系全体としての処理のワード幅を保持し
たまま、最小１　／　ｎに記憶回路の実装面積を削減で
き実用的に極めて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
８種類のデータ並べ替え規則ＰＯ−Ｐ７を示す図、第３
図は第４図ａ　−ｄの配置図、第４図ａ　−ｄは原画像
の一部１ユニットを取り出し、７や。中。各ヶ２．−ヮ
。、□ＩＩ　−１ｉ−ＩＪ、第５図（よ５．憶、′−路
における各プレーンの配列図、第６図ａ　−ｄは第４図
ａ−ｄの画像データをＭ１〜Ｍ８の８個のメモリの各プ
レーンに書き込んだ状態図、第７図はＯ反回転モードに
おける各プレーンからの読み出し例を示す説明図、第８
図はＯ反回転モードにおけるデータ並べ替えの過程を示
す遷移図、第９図は９０度回転モードにおける各プレー
ンからの読み出し例の説明図、第１０図は９０度回転モ
ードにおけるデータ並べ替えの過程を示す遷移図、第１
１図は原画像の一部の１ユニットを取り出し、各ユニッ
ト内の８×８画素のそれぞれに番号を付した状態図、第
１２図は第１１図の画像データをＭ１〜Ｍ８の８個のメ
モリの各プレーンに書き込んだ状態図、第１３図は従来
例の９０度回転モードにおけるデータの読出しと並べ替
えを示す状態図である。 １１・・・・シリアル／パラレル変換回路（Ｓ／Ｐ）、
１２．１３・・・・データ並べ替え回路、１４・・・・
記憶回路、１５・・・・アドレス変換回路、１６・・・
・パラレル／シリアル変換回路（Ｐ／Ｓ）。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 第２図 第３図 １ユニット 第４図ａ 第４図す 第４図Ｃ 第４図ｄ 第５図 ）ｄピ　ロー１ト　ミ゛トー ）ミ　山１ｈ　［ｌｈ謬 第１１図

Claims (1)

【特許請求の範囲】
1. Ｎビットの容量を持つセクションをｎ＾２（ｎは２のべ
   き乗）有し、これらのセクション間では同一のアドレス
   を与えうる、即ち１アドレスに対するデータのアクセス
   単位がｎ＾２ビットであるようなメモリを２＾ｍ（ｍは
   自然数）個用い、この２＾ｍ個のメモリ間では独立にア
   ドレスが与えられるように構成し、この２＾ｍ個のメモ
   リ間では独立にアドレスが与えられるように構成し、こ
   の２＾ｍ個のメモリのデータをセクションごとにまとめ
   １プレーンとし全体としてワード幅２＾ｍ画素のｎ＾２
   個のプレーンからなるデータのアクセス単位がｎ＾２×
   ２＾ｍとなる記憶手段と、原画像のｎ×ｎ画素の正方領
   域を一つの単位（グループ）とし、前記グループ２＾ｍ
   ×２＾ｍ個（即ち（ｎ×２＾ｍ）×（ｎ×２＾ｍ）画素
   ）で構成した正方領域を１ユニットとし、このユニット
   の各グループｎ×ｎビットから１ビットづつ取り出して
   ｎ＾２個のプレーンにそれぞれ割り当てた合計２＾ｍ×
   ２＾ｍビットの画像データを１ブロックとして、このブ
   ロック内の各画素に対しては行方向からも列方向からも
   一度に２＾ｍ画素が読み出せるようにデータの並べ替え
   を行うデータ並べ替え手段と、与えられたアドレスを回
   転状態に応じて２＾ｍ個のメモリのそれぞれに与えるべ
   き所定のアドレスに変換するアドレス変換手段とを備え
   、原画像を前記ブロックに振り分け、このブロック内で
   前記データ並べ替え手段により、行方向（或いは列方向
   ）の２＾ｍ画素単位でデータ並べ替えを行ない、この出
   力を前記記憶手段へ前記アドレス変換手段が与えるアド
   レスを用いて順次格納し、読出しの際には、一度に読出
   せる前記ｎ＾２プレーンの内ｎプレーンを並列に処理し
   、処理のワード幅を行方向の読出しに対しても、列方向
   の読出しに対してもｎ倍に拡張することを特徴とする回
   転用画像記憶装置。