JPH0461691A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0461691A JPH0461691A JP2173537A JP17353790A JPH0461691A JP H0461691 A JPH0461691 A JP H0461691A JP 2173537 A JP2173537 A JP 2173537A JP 17353790 A JP17353790 A JP 17353790A JP H0461691 A JPH0461691 A JP H0461691A
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- JP
- Japan
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- power supply
- supply voltage
- memory cell
- voltage
- current
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- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置特にスタティックラムダム
アクセスメモリ（以下Ｓ ＲＡＭという）に関するもの
である。
アクセスメモリ（以下Ｓ ＲＡＭという）に関するもの
である。
第４図は従来の８ＲＡＭにおける多結晶シリコンを用い
た高抵抗負荷型メモリセルを示す回路図である。図にお
いてＱｂｌ 、 ［１７）はメモリセルの記憶ノードに
電源ラインから電源を供給するための多結晶シリコンに
よって形成された高抵抗負荷、０ｚ。
た高抵抗負荷型メモリセルを示す回路図である。図にお
いてＱｂｌ 、 ［１７）はメモリセルの記憶ノードに
電源ラインから電源を供給するための多結晶シリコンに
よって形成された高抵抗負荷、０ｚ。
ｕ３はデータを記憶するためのラッチ回路を構成するト
ランジスタ、（１４１，σＳはデータを記憶するノード
とデータを出力するためのビットライン嶽、σ１１をス
イッチングするためのトランジスタ、（９）はトランジ
スタＱ４１ 、１５のスイッチを制御するためのアドレ
ス信号よシブコードされたワード線である。
ランジスタ、（１４１，σＳはデータを記憶するノード
とデータを出力するためのビットライン嶽、σ１１をス
イッチングするためのトランジスタ、（９）はトランジ
スタＱ４１ 、１５のスイッチを制御するためのアドレ
ス信号よシブコードされたワード線である。
ビットライン叫、σ１）はメモリセルとデータを入出力
する。
する。
次いで動作について説明する。非選択状態にあるＳＲＡ
Ｍでは全てのワード線（９）が非選択状態にあり、第４
図におけるトランジスタ（１４１、１５は、カットオフ
状態にあり、ビットライン（至）、 ｆｉｌｌと非導通
状態圧なっている。このため、非選択状態のＳＲＡＭの
メモリセルでは、高抵抗負荷ｑ８．αηにより、記憶ノ
ードに供給される電流のみが流れる。
Ｍでは全てのワード線（９）が非選択状態にあり、第４
図におけるトランジスタ（１４１、１５は、カットオフ
状態にあり、ビットライン（至）、 ｆｉｌｌと非導通
状態圧なっている。このため、非選択状態のＳＲＡＭの
メモリセルでは、高抵抗負荷ｑ８．αηにより、記憶ノ
ードに供給される電流のみが流れる。
従って、非選択状態におけるＳ ＲＡＭでは、〆モリセ
ル以外の回路を流れる電流を０１にするとメモリセルの
高抵抗負荷型、α？）′ｊｔ流れる電流だけとなる。こ
の電流がＳＲＡＭの非選択状態におけるスタンバイ電流
である。
ル以外の回路を流れる電流を０１にするとメモリセルの
高抵抗負荷型、α？）′ｊｔ流れる電流だけとなる。こ
の電流がＳＲＡＭの非選択状態におけるスタンバイ電流
である。
高抵抗負荷ｔｔｂ１． ［１７）を通じて供給させるス
タンバイイ電流はトランジスタα２．ａ３によって構成
させているラッチ回路の記憶ノードから自然放電でれて
いく電荷をおぎなうため必要である。またスタンバイ電
流は多結晶シリコンにより供給式れているため、電源電
圧とスタンバス電流との関係は、−般に第５図のように
なる。
タンバイイ電流はトランジスタα２．ａ３によって構成
させているラッチ回路の記憶ノードから自然放電でれて
いく電荷をおぎなうため必要である。またスタンバイ電
流は多結晶シリコンにより供給式れているため、電源電
圧とスタンバス電流との関係は、−般に第５図のように
なる。
従来の多結晶シリコンを用いる高抵抗負荷型ＳＲＡＭは
以上のように構成舌れているので、電源電圧が高いとき
にスタンバイ電流が多く流れてしまい、電源電圧が低い
ときにメモリセルの記憶ノードから自然放電てれていく
電荷を十分におぎなうことができなくなってしまうなど
の問題点があった。
以上のように構成舌れているので、電源電圧が高いとき
にスタンバイ電流が多く流れてしまい、電源電圧が低い
ときにメモリセルの記憶ノードから自然放電てれていく
電荷を十分におぎなうことができなくなってしまうなど
の問題点があった。
この発明は上記のような問題点を解消するためにな埒れ
たもので、電源電圧を低くしても、メモリセルへの電流
供給が十分でき、かつ電源電圧を高くシてもスタンバイ
電流が多く流れない高抵抗負荷型ＳＲＡＭ’！ｉ得るこ
とを目的とする。
たもので、電源電圧を低くしても、メモリセルへの電流
供給が十分でき、かつ電源電圧を高くシてもスタンバイ
電流が多く流れない高抵抗負荷型ＳＲＡＭ’！ｉ得るこ
とを目的とする。
この発明に係る半導体メモリ装置はメモリセルへの電圧
供給に直接外部電源電圧を与えず、第５図のような特性
をもった電源電圧変換回路を介してメモリセルへ電圧を
供給するようにしたものである。
供給に直接外部電源電圧を与えず、第５図のような特性
をもった電源電圧変換回路を介してメモリセルへ電圧を
供給するようにしたものである。
この発明における半導体メモリ装置は第５図のような特
性をもった電源電圧変換回路から電圧をメモリセルへ供
給するため、半導体メモリ装置への外部供給電源電圧を
高くしても、スタンバイ電流が大きくならない。
性をもった電源電圧変換回路から電圧をメモリセルへ供
給するため、半導体メモリ装置への外部供給電源電圧を
高くしても、スタンバイ電流が大きくならない。
以下、この発明の一実施例を図について説明する。Ｍ１
図は半導体メモリ装置の回路構成を示すブロック図であ
る。図におい、（１）は電源電圧変換回路、（２）は高
抵抗負荷型のメモリセル、（８）はインバータ、（４）
は外部１！源電圧ライン、（６ンはスタンバイ状態にな
ったときに１Ｈ′アクテイブになるスタンバイ信号、（
６）はメモリセル（２）へ電圧供給するセル電源ライン
である。
図は半導体メモリ装置の回路構成を示すブロック図であ
る。図におい、（１）は電源電圧変換回路、（２）は高
抵抗負荷型のメモリセル、（８）はインバータ、（４）
は外部１！源電圧ライン、（６ンはスタンバイ状態にな
ったときに１Ｈ′アクテイブになるスタンバイ信号、（
６）はメモリセル（２）へ電圧供給するセル電源ライン
である。
第２図は第１図中の電源電圧変換回路（１）の一実施例
を表す回路図である。第２図において、（７）は外部電
源電圧、「８）は電圧変換後のメモリセル供給電圧であ
る。
を表す回路図である。第２図において、（７）は外部電
源電圧、「８）は電圧変換後のメモリセル供給電圧であ
る。
次に動作について説明する。第１図において、外部電源
電圧ライン（４）は電源電圧変換回路（１）を通して電
圧変換され、スタンバイ信号により制御され、スタンバ
イ時のみメモリセル（２）へ供給され、非スタンバイ状
態には直接外部電源電圧がメモリセル（２）へ供給され
ている。また電源電圧変換回路（１）は第３図に示す外
部電源電圧−変換後のメモリセル供給電圧特性を持ち、
第５図の従来例に示すような特性をもっている九め、電
源電圧を変動させてもスタンバイ電流が変化しない。
電圧ライン（４）は電源電圧変換回路（１）を通して電
圧変換され、スタンバイ信号により制御され、スタンバ
イ時のみメモリセル（２）へ供給され、非スタンバイ状
態には直接外部電源電圧がメモリセル（２）へ供給され
ている。また電源電圧変換回路（１）は第３図に示す外
部電源電圧−変換後のメモリセル供給電圧特性を持ち、
第５図の従来例に示すような特性をもっている九め、電
源電圧を変動させてもスタンバイ電流が変化しない。
以上のようにこの発明によれば、メモリセルへの電圧供
給を第３図のような特性をもつ電源電圧変換回路を介し
供給するようＫしたため、電源電圧を高くしても、スタ
ンバイ電流が多くならず、電源電圧を低くしてもメモリ
セルへの電流供給が十分に可能な半導体装置を得ること
ができる。
給を第３図のような特性をもつ電源電圧変換回路を介し
供給するようＫしたため、電源電圧を高くしても、スタ
ンバイ電流が多くならず、電源電圧を低くしてもメモリ
セルへの電流供給が十分に可能な半導体装置を得ること
ができる。
第１図はこの発明の一実施例による半導体メモリ装置を
示すブロック図、第２図は第１図に示す電源電圧変換回
路の回路図、第３図は第１図に示す電源電圧変換回路の
外部電源電圧に対する変換後のメモリセル供給電圧の変
化を示すグラフ図、第４図は従来の高抵抗負荷型メモリ
セルの回路図、第５図は第４図の回路における電源電圧
に対するスタンバイ電流の変化を示すグラフ図である。 図において、（１）は電源電圧変換回路、（２）はメモ
リセル、（８）はインバータ、（４）は外部電源電圧ラ
イン、（６）はスタンバイ信号、（６）はセル電源ライ
ン、（γ）は外部電源電圧、１８）は電圧変換後のメモ
リセル供給電圧である。 Ｚ 電源電圧変換１回路 ノ七りぜル インバーｙ タト善４を源・電１ノ１う４ン ス如ノぐイイ＄δ ヒル電源うづン ｌＱ、１１：ｔ・ソトラ４ン １２〜ｔｆ：）ラノシスク １６、ｔ７’、、？托４Ｌ蛸
示すブロック図、第２図は第１図に示す電源電圧変換回
路の回路図、第３図は第１図に示す電源電圧変換回路の
外部電源電圧に対する変換後のメモリセル供給電圧の変
化を示すグラフ図、第４図は従来の高抵抗負荷型メモリ
セルの回路図、第５図は第４図の回路における電源電圧
に対するスタンバイ電流の変化を示すグラフ図である。 図において、（１）は電源電圧変換回路、（２）はメモ
リセル、（８）はインバータ、（４）は外部電源電圧ラ
イン、（６）はスタンバイ信号、（６）はセル電源ライ
ン、（γ）は外部電源電圧、１８）は電圧変換後のメモ
リセル供給電圧である。 Ｚ 電源電圧変換１回路 ノ七りぜル インバーｙ タト善４を源・電１ノ１う４ン ス如ノぐイイ＄δ ヒル電源うづン ｌＱ、１１：ｔ・ソトラ４ン １２〜ｔｆ：）ラノシスク １６、ｔ７’、、？托４Ｌ蛸
Claims (1)
- 半導体基板上に形成された能動素子により構成された
随時読み出し書き込み可能な、スタテイツクラムダムア
クセスメモリ素子において、１ビットを記憶することが
可能なメモリセルの記憶ノードに電源・電圧を直接供給
せずに、電源電圧が高くなるにつれ出力電圧が飽和する
回路を用い、その回路の出力電圧を上記メモリセルの記
憶ノードに供給するようにしたことを特徴とする半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173537A JPH0461691A (ja) | 1990-06-28 | 1990-06-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173537A JPH0461691A (ja) | 1990-06-28 | 1990-06-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461691A true JPH0461691A (ja) | 1992-02-27 |
Family
ID=15962372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173537A Pending JPH0461691A (ja) | 1990-06-28 | 1990-06-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230371B1 (ko) * | 1996-09-20 | 1999-11-15 | 윤종용 | 워드라인(WL)과 비트라인(BL)사이에 생기는 브릿지(bridge)에 의하여 증가되는 전류량을 줄일 수 있는 반도체 메모리 장치 |
-
1990
- 1990-06-28 JP JP2173537A patent/JPH0461691A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230371B1 (ko) * | 1996-09-20 | 1999-11-15 | 윤종용 | 워드라인(WL)과 비트라인(BL)사이에 생기는 브릿지(bridge)에 의하여 증가되는 전류량을 줄일 수 있는 반도체 메모리 장치 |
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