JPH053080B2 - - Google Patents
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- JPH053080B2 JPH053080B2 JP18524686A JP18524686A JPH053080B2 JP H053080 B2 JPH053080 B2 JP H053080B2 JP 18524686 A JP18524686 A JP 18524686A JP 18524686 A JP18524686 A JP 18524686A JP H053080 B2 JPH053080 B2 JP H053080B2
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- JP
- Japan
- Prior art keywords
- level
- output
- cell
- generation circuit
- transistor
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
〔目次〕
概 要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作 用
実施例
発明の効果
〔概要〕
３値レベルROMにおいて、３値レベルセルに
接続されるセルレベル発生回路と、中間レベルを
発生する基準セルレベル発生回路との間に、交差
結合された１対のスイツチング素子を設け、これ
らのスイツチング素子の両端の電位の組合せによ
り３値レベルセルの状態を判別するようにし、こ
れにより、基準レベル発生回路の数を低減したも
のである。 〔産業上の利用分野〕 本発明は３値レベルリードオンリメモリ
（ROM）、特に、３値レベルセルの読出しレベル
のセンス回路の改良に関する。 〔従来の技術〕 ROMの集積度を上げるために、多値レベルの
メモリセルが注目されている。このような多値レ
ベルのメモリセルの書込みは、ゲート実効幅を変
化させることによりセルトランジスタのgnを変
化させる方法が一般的であり、３値レベルのメモ
リセルであれば、第２図に示すごとく、状態、
、に対応する３種のgnすなわちgn1，gn2，
gn3を用意してある。 〔発明が解決しようとする問題点〕 上述の３種のgnを判別するためには、従来、
状態、の中間レベルのgn（＝gR1）を有する基
準セル、および状態、の中間レベルのgn（＝
gR2）を有する基準セルを設け、これらの基準セ
ルから読出された出力とメモリセルから読出され
た出力とを比較していたので、基準セル自身の製
造精度の問題点と共に、回路構成が複雑となり、
ROMの集積度の点で不利であるという問題点が
あつた。 〔問題点を解決するための手段〕 本発明の目的は、上述の問題点に鑑み、メモリ
セルおよび基準セルの数を減少させることによ
り、回路構成が簡単な３値レベルROMを提供す
ることであり、その構成は第１図に示される。 第１図において、セルトランジスタＱのgnは、
gn1，gn2，gn3（第２図参照）を選択し得、他方、
基準セルトランジスタQRのgnはgn2である。セル
トランジスタＱの出力はセルレベル発生回路３に
より電圧Ｖに変換され、他方、基準セルトランジ
スタQRの出力は基準セルレベル発生回路４によ
り基準電圧VRに変換される。負荷Q1とセルレベ
ル発生回路３との間にはスイツチング素子Q3が
接続され、負荷Q2と基本セルレベル発生回路４
との間にはスイツチング素子Q4が接続されてい
る。スイツチング素子Q3は基本セルレベル発生
回路４の出力VRによつて制御され、他方、スイ
ツチング素子Q4はセルレベル発生回路３の出力
Ｖによつて制御される。この結果、少なくともス
イツチング素子Q3，Q4のノードN1，N2の電位の
論理組合せによりセルトランジスタＱの状態すな
わちgnが判別される。 〔作用〕 上述の構成において、ノードN3，N4の電位と
ノードN1，N2の電位の関係は次のごとくなる。
接続されるセルレベル発生回路と、中間レベルを
発生する基準セルレベル発生回路との間に、交差
結合された１対のスイツチング素子を設け、これ
らのスイツチング素子の両端の電位の組合せによ
り３値レベルセルの状態を判別するようにし、こ
れにより、基準レベル発生回路の数を低減したも
のである。 〔産業上の利用分野〕 本発明は３値レベルリードオンリメモリ
（ROM）、特に、３値レベルセルの読出しレベル
のセンス回路の改良に関する。 〔従来の技術〕 ROMの集積度を上げるために、多値レベルの
メモリセルが注目されている。このような多値レ
ベルのメモリセルの書込みは、ゲート実効幅を変
化させることによりセルトランジスタのgnを変
化させる方法が一般的であり、３値レベルのメモ
リセルであれば、第２図に示すごとく、状態、
、に対応する３種のgnすなわちgn1，gn2，
gn3を用意してある。 〔発明が解決しようとする問題点〕 上述の３種のgnを判別するためには、従来、
状態、の中間レベルのgn（＝gR1）を有する基
準セル、および状態、の中間レベルのgn（＝
gR2）を有する基準セルを設け、これらの基準セ
ルから読出された出力とメモリセルから読出され
た出力とを比較していたので、基準セル自身の製
造精度の問題点と共に、回路構成が複雑となり、
ROMの集積度の点で不利であるという問題点が
あつた。 〔問題点を解決するための手段〕 本発明の目的は、上述の問題点に鑑み、メモリ
セルおよび基準セルの数を減少させることによ
り、回路構成が簡単な３値レベルROMを提供す
ることであり、その構成は第１図に示される。 第１図において、セルトランジスタＱのgnは、
gn1，gn2，gn3（第２図参照）を選択し得、他方、
基準セルトランジスタQRのgnはgn2である。セル
トランジスタＱの出力はセルレベル発生回路３に
より電圧Ｖに変換され、他方、基準セルトランジ
スタQRの出力は基準セルレベル発生回路４によ
り基準電圧VRに変換される。負荷Q1とセルレベ
ル発生回路３との間にはスイツチング素子Q3が
接続され、負荷Q2と基本セルレベル発生回路４
との間にはスイツチング素子Q4が接続されてい
る。スイツチング素子Q3は基本セルレベル発生
回路４の出力VRによつて制御され、他方、スイ
ツチング素子Q4はセルレベル発生回路３の出力
Ｖによつて制御される。この結果、少なくともス
イツチング素子Q3，Q4のノードN1，N2の電位の
論理組合せによりセルトランジスタＱの状態すな
わちgnが判別される。 〔作用〕 上述の構成において、ノードN3，N4の電位と
ノードN1，N2の電位の関係は次のごとくなる。
以下、図面により本発明の実施例を説明する。
第３図は本発明に係る３値レベルROMの一実
施例を示す回路図である。第３図において、１は
ローアドレスデコーダであつて、ローアドレスバ
ツフア（図示せず）からのローアドレス信号に応
じてワード線WL0，WL1，…、WLo-1の１つを
選択するものであり、２はコラムアドレスデコー
ダであつて、コラムアドレスバツフア（図示せ
ず）からのコラムアドレス信号に応じてビツト線
BL0，BL1，…、BLn-1の１つを選択するもので
ある。各ワード線WL0，WL1，…、WLo-1と各
ビツト線BL0，BL1，…、BLn-1との交差する点
には、セルトランジスタQ00，Q01，…、Qo-1,n-1
（Ｎチヤネル形エンハンスメントトランジスタ）
が設けられている。これらのセルトランジスタに
は、前述のごとく、３種のgnが与えられる。こ
のようなgnの調整、すなわちROMの書込みは、
各セルトランジスタのゲート直下の不純物（たと
えばＢ、As、Ｐ）のドープ量を変化させること
により、具体的にはゲート実効幅Ｗを変化させる
ことにより行われる。 ローアドレスデコーダ１によつて１つのワード
線たとえばWL0が選択され、またコラムアドレ
スデコーダ２によつて１つのビツト線たとえば
BL0が選択されると、セルトランジスタQ00が選
択され、セルレベル発生回路３を介してセルトラ
ンジスタQ00に流れる。この結果、ビツト線BL0
の電位は、セルトランジスタQ00のgnに応じた値
がセンスアンプ５に供給される。他方、QRは基
準セルであつて、そのgnは中間レベルgn2（第２図
参照）に調整されているものである。基準セルレ
ベル発生回路４を介して発生された基準セルQR
の電位VRもまたセンスアンプ５に供給される。
なお、セルレベル発生回路３および基準セルレベ
ル発生回路４は具体的には負荷回路である。 セルレベル発生回路３の出力電圧Ｖおよび基準
セルレベル発生回路４の基準電圧VRはセンスア
ンプ５に供給されると共にデコーダ６に供給され
る。デコーダ６はセンスアンプ５からの出力およ
び回路３，４の出力Ｖ、VRに応じて選択された
セルトランジスタQ00のgnすなわち状態、、
を判別して３出力（O0、O1、O2）を発生する。
なお、これらの出力は、（１、０、０）のときに
状態（gn1）を示し、（０、１、０）のときに状
態（gn2）を示し、（０、０、１）のときに状態
（gn3）を示す。 次に、センスアンプ５およびデコーダ６につい
て第４図を参照して詳しく説明する。センスアン
プ５は、負荷としてのＰチヤネル形トランジスタ
Q1，Q2、およびスイツチング素子としてのＮチ
ヤネル形トランジスタQ3，Q4を具備している。
なお、トランジスタQ1，Q2は、ドレイン−ゲー
ト接続されたＮチヤネル形エンハンスメントトラ
ンジスタあるいはソース−ゲート接続されたＮチ
ヤネル形デプレツシヨントランジスタでもよい。
トランジスタQ3は負荷トランジスタQ1とセルレ
ベル発生回路３との間に接続され、基準セルレベ
ル発生回路４の出力VRによつて制御され、他方、
トランジスタQ4は負荷トランジスタQ2と基準セ
ルレベル発生回路４との間に接続され、セルレベ
ル発生回路３の出力Ｖによつて制御される。たと
えば、選択されたセルトランジスタのgnが小さ
い場合（gn＝gn1）、セルレベル発生回路３の出力
Ｖはハイレベル電位VH（＞VR）となり、従つて、
トランジスタQ3はオフ、トランジスタQ4はオン
となる。この結果、ノードN1の電位はハイレベ
ルVcc、ノードN2の電位はローレベル（VN4）
となる。また、選択されたセルトランジスタの
gnが中間レベルの場合（gn＝gn2）、セルレベル
発生回路３の出力Ｖは基準セルレベル発生回路４
の出力VRと同電位となり、従つて、トランジス
タQ3，Q4は共にオフとなる。この結果、ノード
N1，N2の電位は共にハイレベルVccとなる。さ
らに、選択されたセルトランジスタのgnが大き
い場合（gn＝gn3）、セルレベル発生回路３の出力
Ｖはローレベル電位VL（＜VR）となり、従つて、
トランジスタQ3はオン、トランジスタQ4はオフ
となる。この結果、ノードN1の電位はローレベ
ル（VN3）、ノードN2の電位はハイレベルVcc
となる。 デコーダ６は、出力O0を発生するための差動
アンプ６１およびインバータ６２，６３，６４
と、出力O2を発生するための差動アンプ６５お
よびインバータ６６，６７，６８と、出力O1を
発生するためのノア回路６９およびインバータ７
０，７１とを具備している。 たとえば、選択されたセルトランジスタのgn
が小さい場合（gn＝gn1）、セルレベル発生回路３
の出力Ｖ（ノードN3）はハイレベル電位VHであ
り、他方、ノードN2の電位はローレベルである
ので、差動アンプ６１の出力はローレベル、従つ
て、インバータ６４の出力はハイレベルO0＝
“１”）となる。他方、基準セルレベル発生回路４
の出力VR（ノードN4）に比べてノードN1の電位
はローレベルとなるので、差動アンプ６５の出力
はハイレベル、従つて、インバータ６８の出力は
ローレベル（O2＝“０”）となり、また、インバ
ータ６２の出力はハイレベルであるので、ノア回
路６９の出力はローレベルとなり、従つて、イン
バータ７１の出力はローレベル（O1＝“０”）と
なる。つまり、出力（O0、O1、O2）は（１、０、
０）となる。 また、選択されたセルトランジスタのgnが中
間レベルの場合（gn＝gn2）、セルレベル発生回路
３の出力Ｖ（ノードN3）は基準電位VRであり、他
方、ノードN2の電位はハイレベルVccとなるの
で、差動アンプ６１の出力はハイレベル、従つ
て、インバータ６４の出力はローレベル（O0＝
“０”）となる。同様に、差動アンプ６５の出力は
ハイレベル、従つて、インバータ６８の出力はロ
ーレベル（O2＝“０”）となる。従つて、インバ
ータ６２，６６の出力は共にローレベルであるの
で、ノア回路６９の出力はハイレベルとなり、従
つて、インバータ７１の出力はハイレベル（O1
＝“１”）となる。つまり、出力（O0、O1、O2）
は（０、１、０）となる。 さらに、選択されたセルトランジスタのgnが
大きい場合（gn＝gn3）、セルレベル発生回路３の
出力Ｖ（ノードN3）はローレベル電位VLであり、
他方、ノードN2の電位はハイレベルVccである
ので、差動アンプ６１の出力はハイレベル、従つ
て、インバータ６４の出力はローレベル（O0＝
“０“）となる。他方、基準セルレベル発生回路４
の出力VR（ノードN4）に比べてノードN1の電位
はローレベルとなるので、差動アンプ６５の出力
はローレベル、従つて、インバータ６８の出力は
ハイレベル（O2＝“１”）となる。また、インバ
ータ６６の出力はハイレベルであるので、ノア回
路６９の出力はローレベルとなり、従つて、イン
バータ７１の出力はローレベル（O1＝“０”）と
なる。つまり、出力（O0、O1、O2）は（０、０、
１）となる。 なお、デコーダ６は、第４図に図示するもの
外、ノードN1，N2のみの電位の論理組合せによ
つても達成できる。 〔発明の効果〕 以上説明したように本発明によれば、基準セル
の数を減少でき、従つて、回路構成を簡略化で
き、集積度の向上に役立つものである。
施例を示す回路図である。第３図において、１は
ローアドレスデコーダであつて、ローアドレスバ
ツフア（図示せず）からのローアドレス信号に応
じてワード線WL0，WL1，…、WLo-1の１つを
選択するものであり、２はコラムアドレスデコー
ダであつて、コラムアドレスバツフア（図示せ
ず）からのコラムアドレス信号に応じてビツト線
BL0，BL1，…、BLn-1の１つを選択するもので
ある。各ワード線WL0，WL1，…、WLo-1と各
ビツト線BL0，BL1，…、BLn-1との交差する点
には、セルトランジスタQ00，Q01，…、Qo-1,n-1
（Ｎチヤネル形エンハンスメントトランジスタ）
が設けられている。これらのセルトランジスタに
は、前述のごとく、３種のgnが与えられる。こ
のようなgnの調整、すなわちROMの書込みは、
各セルトランジスタのゲート直下の不純物（たと
えばＢ、As、Ｐ）のドープ量を変化させること
により、具体的にはゲート実効幅Ｗを変化させる
ことにより行われる。 ローアドレスデコーダ１によつて１つのワード
線たとえばWL0が選択され、またコラムアドレ
スデコーダ２によつて１つのビツト線たとえば
BL0が選択されると、セルトランジスタQ00が選
択され、セルレベル発生回路３を介してセルトラ
ンジスタQ00に流れる。この結果、ビツト線BL0
の電位は、セルトランジスタQ00のgnに応じた値
がセンスアンプ５に供給される。他方、QRは基
準セルであつて、そのgnは中間レベルgn2（第２図
参照）に調整されているものである。基準セルレ
ベル発生回路４を介して発生された基準セルQR
の電位VRもまたセンスアンプ５に供給される。
なお、セルレベル発生回路３および基準セルレベ
ル発生回路４は具体的には負荷回路である。 セルレベル発生回路３の出力電圧Ｖおよび基準
セルレベル発生回路４の基準電圧VRはセンスア
ンプ５に供給されると共にデコーダ６に供給され
る。デコーダ６はセンスアンプ５からの出力およ
び回路３，４の出力Ｖ、VRに応じて選択された
セルトランジスタQ00のgnすなわち状態、、
を判別して３出力（O0、O1、O2）を発生する。
なお、これらの出力は、（１、０、０）のときに
状態（gn1）を示し、（０、１、０）のときに状
態（gn2）を示し、（０、０、１）のときに状態
（gn3）を示す。 次に、センスアンプ５およびデコーダ６につい
て第４図を参照して詳しく説明する。センスアン
プ５は、負荷としてのＰチヤネル形トランジスタ
Q1，Q2、およびスイツチング素子としてのＮチ
ヤネル形トランジスタQ3，Q4を具備している。
なお、トランジスタQ1，Q2は、ドレイン−ゲー
ト接続されたＮチヤネル形エンハンスメントトラ
ンジスタあるいはソース−ゲート接続されたＮチ
ヤネル形デプレツシヨントランジスタでもよい。
トランジスタQ3は負荷トランジスタQ1とセルレ
ベル発生回路３との間に接続され、基準セルレベ
ル発生回路４の出力VRによつて制御され、他方、
トランジスタQ4は負荷トランジスタQ2と基準セ
ルレベル発生回路４との間に接続され、セルレベ
ル発生回路３の出力Ｖによつて制御される。たと
えば、選択されたセルトランジスタのgnが小さ
い場合（gn＝gn1）、セルレベル発生回路３の出力
Ｖはハイレベル電位VH（＞VR）となり、従つて、
トランジスタQ3はオフ、トランジスタQ4はオン
となる。この結果、ノードN1の電位はハイレベ
ルVcc、ノードN2の電位はローレベル（VN4）
となる。また、選択されたセルトランジスタの
gnが中間レベルの場合（gn＝gn2）、セルレベル
発生回路３の出力Ｖは基準セルレベル発生回路４
の出力VRと同電位となり、従つて、トランジス
タQ3，Q4は共にオフとなる。この結果、ノード
N1，N2の電位は共にハイレベルVccとなる。さ
らに、選択されたセルトランジスタのgnが大き
い場合（gn＝gn3）、セルレベル発生回路３の出力
Ｖはローレベル電位VL（＜VR）となり、従つて、
トランジスタQ3はオン、トランジスタQ4はオフ
となる。この結果、ノードN1の電位はローレベ
ル（VN3）、ノードN2の電位はハイレベルVcc
となる。 デコーダ６は、出力O0を発生するための差動
アンプ６１およびインバータ６２，６３，６４
と、出力O2を発生するための差動アンプ６５お
よびインバータ６６，６７，６８と、出力O1を
発生するためのノア回路６９およびインバータ７
０，７１とを具備している。 たとえば、選択されたセルトランジスタのgn
が小さい場合（gn＝gn1）、セルレベル発生回路３
の出力Ｖ（ノードN3）はハイレベル電位VHであ
り、他方、ノードN2の電位はローレベルである
ので、差動アンプ６１の出力はローレベル、従つ
て、インバータ６４の出力はハイレベルO0＝
“１”）となる。他方、基準セルレベル発生回路４
の出力VR（ノードN4）に比べてノードN1の電位
はローレベルとなるので、差動アンプ６５の出力
はハイレベル、従つて、インバータ６８の出力は
ローレベル（O2＝“０”）となり、また、インバ
ータ６２の出力はハイレベルであるので、ノア回
路６９の出力はローレベルとなり、従つて、イン
バータ７１の出力はローレベル（O1＝“０”）と
なる。つまり、出力（O0、O1、O2）は（１、０、
０）となる。 また、選択されたセルトランジスタのgnが中
間レベルの場合（gn＝gn2）、セルレベル発生回路
３の出力Ｖ（ノードN3）は基準電位VRであり、他
方、ノードN2の電位はハイレベルVccとなるの
で、差動アンプ６１の出力はハイレベル、従つ
て、インバータ６４の出力はローレベル（O0＝
“０”）となる。同様に、差動アンプ６５の出力は
ハイレベル、従つて、インバータ６８の出力はロ
ーレベル（O2＝“０”）となる。従つて、インバ
ータ６２，６６の出力は共にローレベルであるの
で、ノア回路６９の出力はハイレベルとなり、従
つて、インバータ７１の出力はハイレベル（O1
＝“１”）となる。つまり、出力（O0、O1、O2）
は（０、１、０）となる。 さらに、選択されたセルトランジスタのgnが
大きい場合（gn＝gn3）、セルレベル発生回路３の
出力Ｖ（ノードN3）はローレベル電位VLであり、
他方、ノードN2の電位はハイレベルVccである
ので、差動アンプ６１の出力はハイレベル、従つ
て、インバータ６４の出力はローレベル（O0＝
“０“）となる。他方、基準セルレベル発生回路４
の出力VR（ノードN4）に比べてノードN1の電位
はローレベルとなるので、差動アンプ６５の出力
はローレベル、従つて、インバータ６８の出力は
ハイレベル（O2＝“１”）となる。また、インバ
ータ６６の出力はハイレベルであるので、ノア回
路６９の出力はローレベルとなり、従つて、イン
バータ７１の出力はローレベル（O1＝“０”）と
なる。つまり、出力（O0、O1、O2）は（０、０、
１）となる。 なお、デコーダ６は、第４図に図示するもの
外、ノードN1，N2のみの電位の論理組合せによ
つても達成できる。 〔発明の効果〕 以上説明したように本発明によれば、基準セル
の数を減少でき、従つて、回路構成を簡略化で
き、集積度の向上に役立つものである。
第１図は本発明の基本構成を示す回路図、第２
図はセル状態を示すグラフ、第３図は本発明に係
る３値レベルROMの一実施例を示す回路図、第
４図は第３図のセンスアンプおよびデコーダの詳
細な回路図である。 １：ローアドレスデコーダ、２：コラムアドレ
スデコーダ、３：セルレベル発生回路、４：基準
セルレベル発生回路、５：センスアンプ、６：デ
コーダ、WL0，WL1、…：ワード線、BL0，
BL1、…：ビツト線、Q00，Q01、…：セルトラン
ジスタ、QP0，QP1、…：負荷トランジスタ。
図はセル状態を示すグラフ、第３図は本発明に係
る３値レベルROMの一実施例を示す回路図、第
４図は第３図のセンスアンプおよびデコーダの詳
細な回路図である。 １：ローアドレスデコーダ、２：コラムアドレ
スデコーダ、３：セルレベル発生回路、４：基準
セルレベル発生回路、５：センスアンプ、６：デ
コーダ、WL0，WL1、…：ワード線、BL0，
BL1、…：ビツト線、Q00，Q01、…：セルトラン
ジスタ、QP0，QP1、…：負荷トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 電源端子手段Vccと、 ３値レベルセルQ00，…に選択的に接続される
セルレベル発生回路３と、 前記３値レベルセルの中間レベルを発生する基
準セルレベル発生回路４と、 前記電源端子手段Vccに接続された第１、第２
の負荷Q1，Q2と、 該第１の負荷と前記セルレベル発生回路の出力
との間に接続され、前記基準セルレベル発生回路
の出力によつて制御される第１のスイツチング素
子Q3と、 前記第２の負荷と前記基準セルレベル発生回路
の出力との間に接続され、前記セルレベル発生回
路の出力によつて制御される第２のスイツチング
素子Q4と、 を具備し、少なくとも前記各第１、第２のスイツ
チング素子の電位N1，N2の論理組合せにより前
記３値レベルセルの状態を判別するようにした３
値レベルROM。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185246A JPS6342100A (ja) | 1986-08-08 | 1986-08-08 | ３値レベルｒｏｍ |
| DE8787307026T DE3783100T2 (de) | 1986-08-08 | 1987-08-07 | Festwertspeicheranordnung. |
| EP87307026A EP0257891B1 (en) | 1986-08-08 | 1987-08-07 | Read only memory device |
| US07/082,696 US4809224A (en) | 1986-08-08 | 1987-08-07 | Read only memory device with memory cells each storing one of three states |
| KR1019870008694A KR900008636B1 (ko) | 1986-08-08 | 1987-08-08 | 각각이 3상태중 하나를 기억하는 메모리셀을 갖춘 판독전용기억(rom)장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185246A JPS6342100A (ja) | 1986-08-08 | 1986-08-08 | ３値レベルｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342100A JPS6342100A (ja) | 1988-02-23 |
| JPH053080B2 true JPH053080B2 (ja) | 1993-01-13 |
Family
ID=16167446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185246A Granted JPS6342100A (ja) | 1986-08-08 | 1986-08-08 | ３値レベルｒｏｍ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4809224A (ja) |
| EP (1) | EP0257891B1 (ja) |
| JP (1) | JPS6342100A (ja) |
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| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| US6002614A (en) * | 1991-02-08 | 1999-12-14 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US5412601A (en) * | 1992-08-31 | 1995-05-02 | Nippon Steel Corporation | Non-volatile semiconductor memory device capable of storing multi-value data in each memory cell |
| JPH06139786A (ja) * | 1992-10-27 | 1994-05-20 | Fujitsu Ltd | 電気的消去及び書込み可能ｒｏｍ |
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| EP0724266B1 (en) * | 1995-01-27 | 2001-12-12 | STMicroelectronics S.r.l. | Successive approximation method for sensing multiple-level non-volatile memory cells and sensing circuit using such method |
| US6353554B1 (en) * | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US5528534A (en) * | 1995-03-21 | 1996-06-18 | At&T Corp. | High-density read-only memory employing multiple bit-line interconnection |
| DE69514783T2 (de) * | 1995-03-23 | 2000-06-08 | Stmicroelectronics S.R.L., Agrate Brianza | Leseschaltung für serielle dichotomische Abfühlung von mehrschichtigen nichtflüchtigen Speicherzellen |
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| KR100295135B1 (ko) * | 1997-12-31 | 2001-07-12 | 윤종용 | 멀티-비트 셀 구조를 갖는 비휘발성 메모리 장치 |
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