JPH0462204B2 - - Google Patents
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- JPH0462204B2 JPH0462204B2 JP57153905A JP15390582A JPH0462204B2 JP H0462204 B2 JPH0462204 B2 JP H0462204B2 JP 57153905 A JP57153905 A JP 57153905A JP 15390582 A JP15390582 A JP 15390582A JP H0462204 B2 JPH0462204 B2 JP H0462204B2
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- Japan
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- amplifier
- mos transistor
- cascode
- transistor
- mos
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はMOSトランジスタを用いて構成され
た演算増幅器（以下オペアンプと略略称する）の
高速化に関するものである。
た演算増幅器（以下オペアンプと略略称する）の
高速化に関するものである。
〔従来技術〕
MOSトランジスタを高速動作させるためには、
ゲート長を短縮した、いわゆる短チヤネルデバイ
スを用いることが効果的である。しかしながらチ
ヤネル長が短かくなるにつれ、いわゆる短チヤネ
ル効果によりトランジスタのソース・ドレイン間
コンダクタンス（以下ドレインコンダクタンスＧ
と略称する）が急上昇し、増幅段の負荷抵抗が減
少し、増幅度が低下する。一方増幅度を得んが
為、増幅段を多段接続すると段間に発生するスト
レイ容量のため高周波に於て損失が発生し、高速
動作が阻害される。この欠点を除くためにはよく
知られたカスコード形増幅器構成を用いることが
効果的である。すなわちカスコード形増幅器に於
てはソース接地形増幅段、及びゲート接地形増幅
段を組み合わせることにより、増幅段２段相当の
増幅器を構成しながら、両増幅段接続点のインピ
ーダンスを低下させることにより、段間の高周波
損失を最小とし１段増幅器並の高周波特性を実現
し得る。以上の特徴を有しかつコンプリメンタリ
MOS（以下CMOSと略称する）デバイスに適した
回路構成として、P.R.Gray他”Some Practical
Aspects of Switched Capacitor Filter
Design”inProc.ISCAS′81 April 1981に記載さ
れた折り返しカスコード形１段増幅器がある。
ゲート長を短縮した、いわゆる短チヤネルデバイ
スを用いることが効果的である。しかしながらチ
ヤネル長が短かくなるにつれ、いわゆる短チヤネ
ル効果によりトランジスタのソース・ドレイン間
コンダクタンス（以下ドレインコンダクタンスＧ
と略称する）が急上昇し、増幅段の負荷抵抗が減
少し、増幅度が低下する。一方増幅度を得んが
為、増幅段を多段接続すると段間に発生するスト
レイ容量のため高周波に於て損失が発生し、高速
動作が阻害される。この欠点を除くためにはよく
知られたカスコード形増幅器構成を用いることが
効果的である。すなわちカスコード形増幅器に於
てはソース接地形増幅段、及びゲート接地形増幅
段を組み合わせることにより、増幅段２段相当の
増幅器を構成しながら、両増幅段接続点のインピ
ーダンスを低下させることにより、段間の高周波
損失を最小とし１段増幅器並の高周波特性を実現
し得る。以上の特徴を有しかつコンプリメンタリ
MOS（以下CMOSと略称する）デバイスに適した
回路構成として、P.R.Gray他”Some Practical
Aspects of Switched Capacitor Filter
Design”inProc.ISCAS′81 April 1981に記載さ
れた折り返しカスコード形１段増幅器がある。
第１図は上記回路の原理構成を示したもので、
図中１は入力、２は出力端子を示す。また９，１
０はそれぞれＮ型及びＰ型の第１及び第２の
MOSトランジスタ、４，５はそれぞれバイアス
電流を供給する直流定電流源である。図中第１の
トランジスタ９はソース接地、第２のトランジス
タ１０はゲート接地形増幅器として動作しカスコ
ード増幅段を構成する。
図中１は入力、２は出力端子を示す。また９，１
０はそれぞれＮ型及びＰ型の第１及び第２の
MOSトランジスタ、４，５はそれぞれバイアス
電流を供給する直流定電流源である。図中第１の
トランジスタ９はソース接地、第２のトランジス
タ１０はゲート接地形増幅器として動作しカスコ
ード増幅段を構成する。
第２図は本回路の代表的特性を示したもので、
図中１１は直流利得（以下Gpcと称す）を示し、
１２は増幅器のしや断周波数いわゆる第１ポール
周波数（以下ωpと称す）、１３は増幅器の利得が
１すなわち0dBとなる周波数（以下ω1と称す）、
１４は増幅器の周波数特性が１次低減通過形から
２次低減通過形へ変化する周波数いわゆる第２ポ
ール周波数（以下ω2と称す）を示す。
図中１１は直流利得（以下Gpcと称す）を示し、
１２は増幅器のしや断周波数いわゆる第１ポール
周波数（以下ωpと称す）、１３は増幅器の利得が
１すなわち0dBとなる周波数（以下ω1と称す）、
１４は増幅器の周波数特性が１次低減通過形から
２次低減通過形へ変化する周波数いわゆる第２ポ
ール周波数（以下ω2と称す）を示す。
これらの特性値は簡単な解析により
GDC＝Gn1Gn2／G1G2 ……(1)
ω1＝Gn1／CL ……(2)
ω2＝Gn2／Cs ……(3)
となる。なおG1，G2はそれぞれトランジスタ９，
１０のドレインコンダクタンス，Gn1，Gn2はト
ランジスタ９，１０の相互コンダクタンス、CL
は出力ノード２に接続される負荷容量、Csはトラ
ンジスタ９，１０の接続点３に接続されるストレ
イ容量を示す。
１０のドレインコンダクタンス，Gn1，Gn2はト
ランジスタ９，１０の相互コンダクタンス、CL
は出力ノード２に接続される負荷容量、Csはトラ
ンジスタ９，１０の接続点３に接続されるストレ
イ容量を示す。
このように従来知られている第１図の回路は直
流利得GDCは増幅段２段分の値を実現できる。ま
たトランジスタ９，１０の接続点３に発生するス
トレイ容量Csは第２図中１４で示される、いわゆ
る第２ポールω2の原因となるが、トランジスタ
１０のソース側入力インピーダンスが十分に低い
ため時定数が減少し、第２図に示すように第２ポ
ール周波数ω2は利得が１となる周波数ω1より十
分高く設定することが可能となる。これはオペア
ンプが安定に動作する為には必要不可欠な条件で
ある。
流利得GDCは増幅段２段分の値を実現できる。ま
たトランジスタ９，１０の接続点３に発生するス
トレイ容量Csは第２図中１４で示される、いわゆ
る第２ポールω2の原因となるが、トランジスタ
１０のソース側入力インピーダンスが十分に低い
ため時定数が減少し、第２図に示すように第２ポ
ール周波数ω2は利得が１となる周波数ω1より十
分高く設定することが可能となる。これはオペア
ンプが安定に動作する為には必要不可欠な条件で
ある。
この回路は以上の様な利点を持つが、反面利得
１となる周波数ω1は負荷容量CLによつて決定さ
れるため、高速動作を維持するためには負荷駆動
条件に著るしい制約が課せられる。さらに例えば
3μm以下の短チヤネルデバイスを使用した場合、
短チヤネル効果によりG1，G2が著るしく増加し、
GDCが60dB以下となり、GDCとして80〜100dBを
有する汎用オペアンプと比較し、著るしく性能が
劣つてくる。
１となる周波数ω1は負荷容量CLによつて決定さ
れるため、高速動作を維持するためには負荷駆動
条件に著るしい制約が課せられる。さらに例えば
3μm以下の短チヤネルデバイスを使用した場合、
短チヤネル効果によりG1，G2が著るしく増加し、
GDCが60dB以下となり、GDCとして80〜100dBを
有する汎用オペアンプと比較し、著るしく性能が
劣つてくる。
第３図は上記に示した従来例の欠点を改良する
一手法を示したもので６は第１図に示したカスコ
ード増幅段、７は別途緩衝増幅器、８は同出力端
子を示す。
一手法を示したもので６は第１図に示したカスコ
ード増幅段、７は別途緩衝増幅器、８は同出力端
子を示す。
図示するようにカスコード増幅段６の出力端子
２に緩衝増幅器７を接続することにより、カスコ
ード増幅段６の負荷を常に一定に保ち、特性を安
定化させることが可能となる。さらに緩衝増幅器
７に一定の利得を持たせることにより短チヤネル
効果による利得低下を防ぐことも可能となる。
２に緩衝増幅器７を接続することにより、カスコ
ード増幅段６の負荷を常に一定に保ち、特性を安
定化させることが可能となる。さらに緩衝増幅器
７に一定の利得を持たせることにより短チヤネル
効果による利得低下を防ぐことも可能となる。
ところが緩衝増幅器７に利得を持たせることに
より第２図に示した利得特性はすべての周波数で
一様に利得が増加するため、第１図に示した従来
例では第２ポールω2での利得が１以下であつた
のに対し、本改良例では利得が１以上の領域に第
２ポールが発生して、よく知られているオペアン
プの動作原理より、安定な動作を期待するここと
ができなくる。したがつてCLを増加する等の対
策によりω1を低下せしめ、ω2での利得を１以下
としなければならず、オペアンプ回路を高速動作
させる事が困難となる。
より第２図に示した利得特性はすべての周波数で
一様に利得が増加するため、第１図に示した従来
例では第２ポールω2での利得が１以下であつた
のに対し、本改良例では利得が１以上の領域に第
２ポールが発生して、よく知られているオペアン
プの動作原理より、安定な動作を期待するここと
ができなくる。したがつてCLを増加する等の対
策によりω1を低下せしめ、ω2での利得を１以下
としなければならず、オペアンプ回路を高速動作
させる事が困難となる。
本発明の目的は上記の従来例の問題点を改良
し、十分な直流利得GDCを確保しながら高速動作
を可能ならしめかつ負荷容量値の特性への影響を
最小とするMOS演算増幅器を提供するものであ
る。
し、十分な直流利得GDCを確保しながら高速動作
を可能ならしめかつ負荷容量値の特性への影響を
最小とするMOS演算増幅器を提供するものであ
る。
本発明はカスコード形、あるいは折り返しカス
コード形増幅器の出力端子に別途緩衝増幅器を接
続しかつ上記緩衝増幅器の出力端子からカスコー
ド増幅器を構成する第１及び第２のトランジスタ
の接続点へ容量性負帰還路を形成することによ
り、前記第２ポール周波数ω2を上昇させオペア
ンプの高速動作を可能ならしめることを骨子とす
る。
コード形増幅器の出力端子に別途緩衝増幅器を接
続しかつ上記緩衝増幅器の出力端子からカスコー
ド増幅器を構成する第１及び第２のトランジスタ
の接続点へ容量性負帰還路を形成することによ
り、前記第２ポール周波数ω2を上昇させオペア
ンプの高速動作を可能ならしめることを骨子とす
る。
本発明の別の特徴は、カスコード型増幅器にカ
スコード型負荷回路が接続された構成において、
上記と同様にカスコード型増幅器の出力端に緩衝
増幅器を接続し、緩衝増幅器の出力端からカスコ
ード型増幅器を構成する第１、第２のトランジス
タの接続点へ容量性負帰還路を形成するととも
に、さらに上記緩衝増幅器の出力端からカスコー
ド型負荷回路のストレイ容量が形成されるノード
へ別の容量性負帰還路をした点にある。この構成
により、上記カスコード型負荷回路のストレイ容
量によつて第２ポール周波数ω2が低下するのも
防止でき、高速動作のオペアンプを得る上で有効
である。
スコード型負荷回路が接続された構成において、
上記と同様にカスコード型増幅器の出力端に緩衝
増幅器を接続し、緩衝増幅器の出力端からカスコ
ード型増幅器を構成する第１、第２のトランジス
タの接続点へ容量性負帰還路を形成するととも
に、さらに上記緩衝増幅器の出力端からカスコー
ド型負荷回路のストレイ容量が形成されるノード
へ別の容量性負帰還路をした点にある。この構成
により、上記カスコード型負荷回路のストレイ容
量によつて第２ポール周波数ω2が低下するのも
防止でき、高速動作のオペアンプを得る上で有効
である。
第４図は本発明の第１の実施例を示す交流等価
回路である。図中Gn1，Gn2，G1，G2、は第１図
に示したカスコード増幅器を構成する第１及び第
２のトランジスタ９及び１０の相互コンダクタン
ス、及びドレインコンダクタンスを示す。また緩
衝増幅器７の直流利得をＡとする。
回路である。図中Gn1，Gn2，G1，G2、は第１図
に示したカスコード増幅器を構成する第１及び第
２のトランジスタ９及び１０の相互コンダクタン
ス、及びドレインコンダクタンスを示す。また緩
衝増幅器７の直流利得をＡとする。
本発明を定性的に説明すると、緩衝増幅器７の
出力端子８よりカスコード増幅器６内のノード３
に負帰還路を設ける事によりノード３のインピー
ダンスを低下させることにより、ストレイ容量Cs
によつて発生する時定数を最小とし、その結果と
してカスコード増幅段の第２ポール周波数ω2を
上昇させようとするものである。以下数式を用い
て本発明の効果を詳述する。
出力端子８よりカスコード増幅器６内のノード３
に負帰還路を設ける事によりノード３のインピー
ダンスを低下させることにより、ストレイ容量Cs
によつて発生する時定数を最小とし、その結果と
してカスコード増幅段の第２ポール周波数ω2を
上昇させようとするものである。以下数式を用い
て本発明の効果を詳述する。
第４図に示した等価回路の入力端子１から出力
端子８への伝達関数Ｆ(S)を一般的によく用いられ
るキルヒホフ方程式等を用いて解析すると Ｆ(S)＝−｛Ｈ−Gn2（SCL＋GL）｝Gn1G2＋Gn1Gn2（SCS
＋SCC）（G2＋SCL＋GL）／（SCCG2＋Ｈ／Ａ）｛Ｈ−Gn2
（SCL＋GL）｝−Gn2S2（CS＋CC）CC（G2＋SCL＋GL）…
…(4) として示される。(4)式中Ｈは Ｈ＝（G1＋SCS＋SCC）（G2＋SCL＋GL）＋G2（S
CL＋GL） であり、またＳはラプラス変換された角周波数を
示す。
端子８への伝達関数Ｆ(S)を一般的によく用いられ
るキルヒホフ方程式等を用いて解析すると Ｆ(S)＝−｛Ｈ−Gn2（SCL＋GL）｝Gn1G2＋Gn1Gn2（SCS
＋SCC）（G2＋SCL＋GL）／（SCCG2＋Ｈ／Ａ）｛Ｈ−Gn2
（SCL＋GL）｝−Gn2S2（CS＋CC）CC（G2＋SCL＋GL）…
…(4) として示される。(4)式中Ｈは Ｈ＝（G1＋SCS＋SCC）（G2＋SCL＋GL）＋G2（S
CL＋GL） であり、またＳはラプラス変換された角周波数を
示す。
(4)式は非常に複雑となるが、例えばMOSトラ
ンジスタとしてゲート長２〜3μm、ゲート幅100
〜500μm程度のデバイスを用いると G1，G210-4S〜10-5S Gn1，Gn210-3S〜10-4S CS10-13F の程度であり、またω2としては108〜109ラジア
ン／secとなることが予測されるため、上記周波
数で数値計算を行なうと G1＋SCSSCS の近似が成立する。さらにカスコード増幅段の負
荷アドミツタンスGLは後記第２の実施例に示さ
れる如く回路的工夫により極小とすることが可能
なため SCL＋GLSCL なる近似も可能となる。その結果(4)式中のＨは ＨS2（CS＋CC）CL と近似できる。これらの近似を用いて(4)式を書き
なおすと Ｆ(s)Gn1Gn2／Ｓ｛Ｓ（CS＋CL）CL／Ａ＋Gn2CC｝ ……(5) と簡略化される。上記(5)式により、第２ポール周
波数ω2は ω2AGn2／CL ……(6) として示される。ただし(6)式はCSがCLより十分
小さいことを前提として求めたものである。一
方、第４図に示した等価回路においてCCを０と
した場合、すなわち本発明を適用しない時は(4)式
は Ｆ(s)AGn1Gn2／SCL（SCS＋Gn2） ……(7) と近似され、上記(7)式から求まる第２ポール周波
数ω2は ω2＝Gn2／CS ……(8) として示され(3)式に示された結果と一致する。す
なわち本発明を適用することにより第２ポール周
波数ω2はACL／CSだけ上昇させることができる。
したがつて第４図中の緩衝増幅器７の利得Ａが十
分大きければ第２ポール周波数を有効に上昇させ
ることが可能となる。
ンジスタとしてゲート長２〜3μm、ゲート幅100
〜500μm程度のデバイスを用いると G1，G210-4S〜10-5S Gn1，Gn210-3S〜10-4S CS10-13F の程度であり、またω2としては108〜109ラジア
ン／secとなることが予測されるため、上記周波
数で数値計算を行なうと G1＋SCSSCS の近似が成立する。さらにカスコード増幅段の負
荷アドミツタンスGLは後記第２の実施例に示さ
れる如く回路的工夫により極小とすることが可能
なため SCL＋GLSCL なる近似も可能となる。その結果(4)式中のＨは ＨS2（CS＋CC）CL と近似できる。これらの近似を用いて(4)式を書き
なおすと Ｆ(s)Gn1Gn2／Ｓ｛Ｓ（CS＋CL）CL／Ａ＋Gn2CC｝ ……(5) と簡略化される。上記(5)式により、第２ポール周
波数ω2は ω2AGn2／CL ……(6) として示される。ただし(6)式はCSがCLより十分
小さいことを前提として求めたものである。一
方、第４図に示した等価回路においてCCを０と
した場合、すなわち本発明を適用しない時は(4)式
は Ｆ(s)AGn1Gn2／SCL（SCS＋Gn2） ……(7) と近似され、上記(7)式から求まる第２ポール周波
数ω2は ω2＝Gn2／CS ……(8) として示され(3)式に示された結果と一致する。す
なわち本発明を適用することにより第２ポール周
波数ω2はACL／CSだけ上昇させることができる。
したがつて第４図中の緩衝増幅器７の利得Ａが十
分大きければ第２ポール周波数を有効に上昇させ
ることが可能となる。
前記の第１の実施例では第４図に示す如くカス
コード増幅器６の負荷として十分小さなアドミツ
タンスGLを仮定した。このGLを低下させるため
に従来より負荷回路にもカスコード接続を用いる
方法がよく知られているが、このカスコード形負
荷回路内で発生するストレイ容量C′Sが、第４図
中CSと同様の効果により第２ポール周波数ω2を
低下させる。第１の実施例に示した如く、後置緩
衝増幅器７の出力端子８からストレイ容量の接続
点に容量性負帰還路を設置する本発明は上記負荷
回路内にて発生するストレイ容量C′Sによる第２
ポール周波数低下防止にも大きな効果がある。以
下本発明の第２の実施例として詳述する。
コード増幅器６の負荷として十分小さなアドミツ
タンスGLを仮定した。このGLを低下させるため
に従来より負荷回路にもカスコード接続を用いる
方法がよく知られているが、このカスコード形負
荷回路内で発生するストレイ容量C′Sが、第４図
中CSと同様の効果により第２ポール周波数ω2を
低下させる。第１の実施例に示した如く、後置緩
衝増幅器７の出力端子８からストレイ容量の接続
点に容量性負帰還路を設置する本発明は上記負荷
回路内にて発生するストレイ容量C′Sによる第２
ポール周波数低下防止にも大きな効果がある。以
下本発明の第２の実施例として詳述する。
第５図は本発明の第２の実施例を示す等価回路
である。図中Gn3，G3はカスコード形増幅器６の
カスコード形負荷回路を構成する第３のトランジ
スタの相互コンダクタンス及びドレインコンダク
タンスであり、G4は第４のトランジスタのドレ
インコンダクタンスである。またC′Sは第３及び
第４のトランジスタの接続点に発生するストレイ
容量であり、C′Cは出力端子８からの帰還量を決
定する容量である。なお図中カスコード増幅段は
説明を簡略化するため相互コンダクタンスG′n1及
びG1′のみで示す。本回路の伝達関数F′(s)は前記
第１の実施例に示したのと同様の近似を用いると F′(s)G′n1｛Ｓ（C′C＋C′S）＋Gn3｝／｛SCL（C
′C＋C′S）／Ａ＋Gn3CL／Ａ＋C′CGn3｝ ……(9) として示される。(9)式より明らかな通り本回路の
伝達関数F′(s)は緩衝増幅器７の利得Ａが十分に大
きく、かつCC′がCS′より大きければ第２ポール
周波数ω2として ω2AGn3／CL ……(10) なる値を持つ。(10)式の結果は第１の実施例に示し
た(6)式の結果とよく似ており、同様の効果が得ら
れることがわかる。
である。図中Gn3，G3はカスコード形増幅器６の
カスコード形負荷回路を構成する第３のトランジ
スタの相互コンダクタンス及びドレインコンダク
タンスであり、G4は第４のトランジスタのドレ
インコンダクタンスである。またC′Sは第３及び
第４のトランジスタの接続点に発生するストレイ
容量であり、C′Cは出力端子８からの帰還量を決
定する容量である。なお図中カスコード増幅段は
説明を簡略化するため相互コンダクタンスG′n1及
びG1′のみで示す。本回路の伝達関数F′(s)は前記
第１の実施例に示したのと同様の近似を用いると F′(s)G′n1｛Ｓ（C′C＋C′S）＋Gn3｝／｛SCL（C
′C＋C′S）／Ａ＋Gn3CL／Ａ＋C′CGn3｝ ……(9) として示される。(9)式より明らかな通り本回路の
伝達関数F′(s)は緩衝増幅器７の利得Ａが十分に大
きく、かつCC′がCS′より大きければ第２ポール
周波数ω2として ω2AGn3／CL ……(10) なる値を持つ。(10)式の結果は第１の実施例に示し
た(6)式の結果とよく似ており、同様の効果が得ら
れることがわかる。
またCC′を零としたとき、すなわち本発明を実
施しない時はF′(s)は F′(s)＝Gn1Gn3／SCL（SC′S＋Gn3） ……(11) として示され、その第２ポール周波数ω2は ω2＝Gn3／CS′ ……(12) として示される。これは前記(8)式の結果と類似し
ており、第２の実施例でも、第１の実施例と同様
の効果が得られることがわかる。さらに(9)式と(5)
式を比較すれば明らかなように第２の実施例では
伝達関数F′(s)は零点周波数ω0 ω0＝Gn3／CC′＋CS′ ……(13) を持つ。一般にオペアンプの有効帯域幅を増加さ
せるため第２ポール周波数近辺に別途零点を設定
し位相回転を相殺する方法が知られているが、第
２の実施例ではCc′の値を適宜選択することによ
り任意の周波数に零点を詳定できるため、単に第
２ポール周波数を上昇させるだけでなく、上記の
位相回転相殺の効果を得ることも可能となる。
施しない時はF′(s)は F′(s)＝Gn1Gn3／SCL（SC′S＋Gn3） ……(11) として示され、その第２ポール周波数ω2は ω2＝Gn3／CS′ ……(12) として示される。これは前記(8)式の結果と類似し
ており、第２の実施例でも、第１の実施例と同様
の効果が得られることがわかる。さらに(9)式と(5)
式を比較すれば明らかなように第２の実施例では
伝達関数F′(s)は零点周波数ω0 ω0＝Gn3／CC′＋CS′ ……(13) を持つ。一般にオペアンプの有効帯域幅を増加さ
せるため第２ポール周波数近辺に別途零点を設定
し位相回転を相殺する方法が知られているが、第
２の実施例ではCc′の値を適宜選択することによ
り任意の周波数に零点を詳定できるため、単に第
２ポール周波数を上昇させるだけでなく、上記の
位相回転相殺の効果を得ることも可能となる。
以上等価回路を用いて本発明の実施例を示した
が、第６図にて実際のトランジスタを用いた実施
例について説明する。本実施例では折り返しカス
コード形の差動増幅回路に本発明を適用した例を
示す。図中１，１′は差動入力端子を示し、（M1，
M′1），（M2，M′2），（M3，M′3），（M4，M′4）は
それぞれ差動ペア接続されている前記した第１〜
第４のトランジスタを示す。またCS，CS′はそれ
ぞれトランジスタの電極、配線等に発生するスト
レイ容量であり、CC，CC′はそれぞれ第１、第２
の実施例で示した負帰還路を構成する容量であ
る。
が、第６図にて実際のトランジスタを用いた実施
例について説明する。本実施例では折り返しカス
コード形の差動増幅回路に本発明を適用した例を
示す。図中１，１′は差動入力端子を示し、（M1，
M′1），（M2，M′2），（M3，M′3），（M4，M′4）は
それぞれ差動ペア接続されている前記した第１〜
第４のトランジスタを示す。またCS，CS′はそれ
ぞれトランジスタの電極、配線等に発生するスト
レイ容量であり、CC，CC′はそれぞれ第１、第２
の実施例で示した負帰還路を構成する容量であ
る。
第７図は第６図に示したオペアンプ回路の特性
について示したもので、CC＝0PF，CC′＝0PFのと
きは第２ポール周波数ω2は20MHz程度であり、
しかも同周波数で約15dBの利得を持つている。
したがつてこのままでは安定な増幅器として使用
に耐えないが、CC，CC′にそれぞれ0.6PFを用いる
とω2は60MHzに上昇し、かつ同周波数での利得
が0dBを割るため、十分安定に動作し得ることが
わかる。なお同図中１１で示したのはカスコード
増幅段６単体での周波数特性であり、本発明の実
施によつて利得、帯域幅ともに著るしく向上して
いることが理解できる。第８図はカスコード増幅
器単体及び本発明を実施した増幅器の負荷容量依
存性を示したものである。図中１４，１５はカス
コード１段増幅器でそれぞれ負荷容量が小及び大
の状態を示す。一方１２，１３は本発明を実施し
た増幅器であり、それぞれ負荷容量小及び大を示
す。図示するようにカスコード増幅器単体では負
荷容量に応じて特性が著るしく変化するのに対
し、本発明を実施すると利得が0dB以下の領域で
若干の特性変動が見られるのみであり、本発明の
有効性が理解できる。
について示したもので、CC＝0PF，CC′＝0PFのと
きは第２ポール周波数ω2は20MHz程度であり、
しかも同周波数で約15dBの利得を持つている。
したがつてこのままでは安定な増幅器として使用
に耐えないが、CC，CC′にそれぞれ0.6PFを用いる
とω2は60MHzに上昇し、かつ同周波数での利得
が0dBを割るため、十分安定に動作し得ることが
わかる。なお同図中１１で示したのはカスコード
増幅段６単体での周波数特性であり、本発明の実
施によつて利得、帯域幅ともに著るしく向上して
いることが理解できる。第８図はカスコード増幅
器単体及び本発明を実施した増幅器の負荷容量依
存性を示したものである。図中１４，１５はカス
コード１段増幅器でそれぞれ負荷容量が小及び大
の状態を示す。一方１２，１３は本発明を実施し
た増幅器であり、それぞれ負荷容量小及び大を示
す。図示するようにカスコード増幅器単体では負
荷容量に応じて特性が著るしく変化するのに対
し、本発明を実施すると利得が0dB以下の領域で
若干の特性変動が見られるのみであり、本発明の
有効性が理解できる。
以上説明したように本発明を実施することによ
り従来のカスコード形増幅器にわずかな部品を追
加するのみで利得、帯域特性を同時に著るしく向
上させることが可能となり、さらに増幅器の負荷
容量依存性を大幅に軽減させることが可能とな
る。なお、実施例として折り返しカスコード形増
幅器を用いて説明したが、本発明は他の如何なる
カスコード形増幅器にも適用し得ることは言うま
でもない。
り従来のカスコード形増幅器にわずかな部品を追
加するのみで利得、帯域特性を同時に著るしく向
上させることが可能となり、さらに増幅器の負荷
容量依存性を大幅に軽減させることが可能とな
る。なお、実施例として折り返しカスコード形増
幅器を用いて説明したが、本発明は他の如何なる
カスコード形増幅器にも適用し得ることは言うま
でもない。
第１〜３図は従来より知られているカスコード
形増幅器及びその改良例を示し、それぞれ等価回
路、特性例及び緩衝増幅器を接続した例を示す。
第４〜５図は本発明の第１及び第２の実施例を等
価回路で示したものであり、第６図は実際の
MOSトランジスタを用いた一実施例を示し、第
７〜８図は本発明の実施有無に対する特性の改善
例を示す。 １……オペアンプ入力端子、２……カスコード
段出力端子、３……カスコード段間接続端子、６
……カスコード形増幅器、７……緩衝増幅器、８
……オペアンプ出力端子。
形増幅器及びその改良例を示し、それぞれ等価回
路、特性例及び緩衝増幅器を接続した例を示す。
第４〜５図は本発明の第１及び第２の実施例を等
価回路で示したものであり、第６図は実際の
MOSトランジスタを用いた一実施例を示し、第
７〜８図は本発明の実施有無に対する特性の改善
例を示す。 １……オペアンプ入力端子、２……カスコード
段出力端子、３……カスコード段間接続端子、６
……カスコード形増幅器、７……緩衝増幅器、８
……オペアンプ出力端子。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極に入力信号が印加され、ソース接
地型MOSトランジスタ増幅器を形成する第１の
MOSトランジスタと、上記第１のMOSトランジ
スタのドレイン電極にソース電極が接続され、か
つゲート電極に所定バイアス電位が印加されてゲ
ート接地型MOSトランジスタ増幅器を形成する
第２のMOSトランジスタとを含むカスコード増
幅器と、上記カスコード増幅器の出力端である上
記第２のMOSトランジスタのドレイン電極に接
続される緩衝増幅器とを備えたMOS演算増幅器
において、上記緩衝増幅器の出力端から上記カス
コード増幅器の上記第１のMOSトランジスタの
ドレイン電極と上記第２のMOSトランジスタの
ソース電極との接続点に信号を帰還する容量性の
負帰還回路を具備することを特徴とするMOS演
算増幅器。 ２ ゲート電極に入力信号が印加され、ソース接
地型MOSトランジスタ増幅器を形成する第１の
MOSトランジスタと、上記第１のMOSトランジ
スタのドレイン電極にソース電極が接続され、か
つゲート電極に所定バイアス電位が印加されてゲ
ート接地型MOSトランジスタ増幅器を形成する
第２のMOSトランジスタと、上記第２のMOSト
ランジスタのドレイン電極にドレイン電極が接続
された第３のMOSトランジスタと、上記第３の
MOSトランジスタのソース電極にドレイン電極
が接続された第４のMOSトランジスタとを含ん
で成り、上記第３、第４のMOSトランジスタに
よりカスコード負荷回路を形成するカスコード増
幅器を備えたMOS演算増幅器において、上記カ
スコード増幅器の出力端である上記第２のMOS
トランジスタのドレイン電極に接続される緩衝増
幅器と、上記緩衝増幅器の出力端から上記第１の
MOSトランジスタのドレイン電極と上記第２の
MOSトランジスタのソース電極との接続点に信
号を帰還する第１の容量性の負帰還回路と、上記
緩衝増幅器の出力端から上記第３のMOSトラン
ジスタのソース電極と上記第４のMOSトランジ
スタのドレイン電極との接続点に信号を帰還する
第２の容量性の負帰還回路とを具備することを特
徴とするMOS演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153905A JPS5943613A (ja) | 1982-09-06 | 1982-09-06 | Ｍｏｓ演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153905A JPS5943613A (ja) | 1982-09-06 | 1982-09-06 | Ｍｏｓ演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5943613A JPS5943613A (ja) | 1984-03-10 |
| JPH0462204B2 true JPH0462204B2 (ja) | 1992-10-05 |
Family
ID=15572664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57153905A Granted JPS5943613A (ja) | 1982-09-06 | 1982-09-06 | Ｍｏｓ演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943613A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290204A (ja) * | 1986-06-10 | 1987-12-17 | Fujitsu Ltd | カスケ−ド回路を含む電子回路 |
| CN1136529C (zh) | 1994-05-31 | 2004-01-28 | 夏普株式会社 | 信号放大器和图像显示装置 |
| JP4965506B2 (ja) * | 2008-05-10 | 2012-07-04 | 健 赤石 | 低歪率増幅器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4284959A (en) * | 1979-11-13 | 1981-08-18 | Rca Corporation | Folded-cascode amplifier arrangement with cascode load means |
-
1982
- 1982-09-06 JP JP57153905A patent/JPS5943613A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5943613A (ja) | 1984-03-10 |
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