JPH0462437B2 - - Google Patents
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- JPH0462437B2 JPH0462437B2 JP62300303A JP30030387A JPH0462437B2 JP H0462437 B2 JPH0462437 B2 JP H0462437B2 JP 62300303 A JP62300303 A JP 62300303A JP 30030387 A JP30030387 A JP 30030387A JP H0462437 B2 JPH0462437 B2 JP H0462437B2
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- output
- sense amplifier
- output bus
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体メモリ装置における入出力バ
スのレベルシフト回路に関し、特にCMOS
DRAMにおけるスタテイツクコラム方式の入出
力回路の入出力バスレベルシフト回路に関するも
のである。
スのレベルシフト回路に関し、特にCMOS
DRAMにおけるスタテイツクコラム方式の入出
力回路の入出力バスレベルシフト回路に関するも
のである。
高速低消費電力の動作ができ、フアーストペー
ジモード（Fast Page Mode）スタテイツクコラ
ムモード（Stutic Column Mode）など、使用者
が使用するのに良好な動作モードを周辺クロツク
発生回路の回路数を減少させて設計することがで
き、安定な動作特性を有することができるという
点から最近、半導体製造会社等はCMOS DRAM
（Dynamic Random Access Memory）を開発
して製造している。
ジモード（Fast Page Mode）スタテイツクコラ
ムモード（Stutic Column Mode）など、使用者
が使用するのに良好な動作モードを周辺クロツク
発生回路の回路数を減少させて設計することがで
き、安定な動作特性を有することができるという
点から最近、半導体製造会社等はCMOS DRAM
（Dynamic Random Access Memory）を開発
して製造している。
今までに良く知られているCMOS DRAMの設
計技術としてローアドレスストローブ（Row
Address Strobe：以下という）信号と関連
された回路においては、今までのNMOS
DRAMから採用してきた動的動作方式を使用し、
コラムアドレスストローブ（Column Address
Strobe：以下という）信号と関連された回
路に対してはCMOS特性を利用した静的動作方
式を使用する方式が採用されている。従つて、コ
ラムアドレス信号と関連された最も重要な部分が
入出力センスアツプとその周辺回路である。
計技術としてローアドレスストローブ（Row
Address Strobe：以下という）信号と関連
された回路においては、今までのNMOS
DRAMから採用してきた動的動作方式を使用し、
コラムアドレスストローブ（Column Address
Strobe：以下という）信号と関連された回
路に対してはCMOS特性を利用した静的動作方
式を使用する方式が採用されている。従つて、コ
ラムアドレス信号と関連された最も重要な部分が
入出力センスアツプとその周辺回路である。
従つて、入出力センスアツプの動作も静的動作
として採用されており、通常のCMOS差動増幅
器を使用したシングルエンデイド出力差動増幅
（Single Ended Out−put Differential）方式が
安定された動作方式として採用されている。
として採用されており、通常のCMOS差動増幅
器を使用したシングルエンデイド出力差動増幅
（Single Ended Out−put Differential）方式が
安定された動作方式として採用されている。
また、高速のスタテイツクコラムモード、ペー
ジモード動作のために、一般的に入出力バスＩ／
Ｏ、間の差信号を１ボルト内に制限してい
るが、この差信号を増幅するのが上記入出力セン
スアンプの主な目的である。一方、DRAMの特
性上上記入出力バスＩ／Ｏ、のプリチヤー
ジレベルを電源供給電圧Vccにしてこそ電圧バン
プ（Bump）などの問題を減少させることができ
る。
ジモード動作のために、一般的に入出力バスＩ／
Ｏ、間の差信号を１ボルト内に制限してい
るが、この差信号を増幅するのが上記入出力セン
スアンプの主な目的である。一方、DRAMの特
性上上記入出力バスＩ／Ｏ、のプリチヤー
ジレベルを電源供給電圧Vccにしてこそ電圧バン
プ（Bump）などの問題を減少させることができ
る。
しかしながら、電源供給電圧Vccレベルにおけ
る入出力Ｉ／Ｏ、の電圧変化を感知する特
性が上記入出力センスアンプは極めて悪化する
が、これは、電源供給電圧Vccのバイアスレベル
で上述の差動増幅器を動作させると、差動増幅器
の入力端トランジスタが線形動作をするためであ
る。
る入出力Ｉ／Ｏ、の電圧変化を感知する特
性が上記入出力センスアンプは極めて悪化する
が、これは、電源供給電圧Vccのバイアスレベル
で上述の差動増幅器を動作させると、差動増幅器
の入力端トランジスタが線形動作をするためであ
る。
従つて、上記差動増幅器入力端トランジスタを
飽和領域で動作させて微小の入出力バスＩ／Ｏ、
Ｉ／Ｏ上の電圧差を大きな利得をもつて増幅する
ためには、上記入出力バスＩ／Ｏと上の信
号をレベルシフトして、上記入出力センスアンプ
となる差動増幅器に入力させる必要がある。
飽和領域で動作させて微小の入出力バスＩ／Ｏ、
Ｉ／Ｏ上の電圧差を大きな利得をもつて増幅する
ためには、上記入出力バスＩ／Ｏと上の信
号をレベルシフトして、上記入出力センスアンプ
となる差動増幅器に入力させる必要がある。
上記のごとき目的を達成するための回路として
従来に使用されたレベルシフト方式は、第１図に
示したごとき回路がある。
従来に使用されたレベルシフト方式は、第１図に
示したごとき回路がある。
図示しない多数のメモリセルが接続された１対
のビツトラインBL、と上記ビツトラインと接
続された感知増幅器１と、該感知増幅器１におい
て感知増幅された上記ビツトラインBL、の情
報をコラムアドレスデコーダより出力されるパル
スφcによる導通にて上記ビツトラインBL、
の情報を入出力バスＩ／Ｏ、に伝達する
NMOSトランジスタM1及びM2と、ライトサイ
クルを除いてはロウ状態を維持するパルスφwに
よる導通にて電源供給電圧Vccを入出力バスＩ／
Ｏ、にプリチヤージするプリチヤージ回路
２と、アクテイブサイクルにおいてハイ状態とな
つて上記入出力バスＩ／Ｏ、を電圧シフト
ダウンするレベルシフト回路３と、上記ビツトラ
インBL、から入出力バスＩ／Ｏ、に伝
達されてレベルシフトされた上記Ｉ／Ｏ、
上の電圧差を増幅する差動増幅器となつた入出力
センスアンプ４から構成されている。
のビツトラインBL、と上記ビツトラインと接
続された感知増幅器１と、該感知増幅器１におい
て感知増幅された上記ビツトラインBL、の情
報をコラムアドレスデコーダより出力されるパル
スφcによる導通にて上記ビツトラインBL、
の情報を入出力バスＩ／Ｏ、に伝達する
NMOSトランジスタM1及びM2と、ライトサイ
クルを除いてはロウ状態を維持するパルスφwに
よる導通にて電源供給電圧Vccを入出力バスＩ／
Ｏ、にプリチヤージするプリチヤージ回路
２と、アクテイブサイクルにおいてハイ状態とな
つて上記入出力バスＩ／Ｏ、を電圧シフト
ダウンするレベルシフト回路３と、上記ビツトラ
インBL、から入出力バスＩ／Ｏ、に伝
達されてレベルシフトされた上記Ｉ／Ｏ、
上の電圧差を増幅する差動増幅器となつた入出力
センスアンプ４から構成されている。
入出力センスアンプ４か、NMOトランジスタ
M6〜M10とPMOSトランジスタP3〜P6から構成
された通常のCMOS差動増幅器にて、上記バス
Ｉ／Ｏ、上のデータを感知増幅する際、パ
ルスφcはハイ状態となつて動作する。
M6〜M10とPMOSトランジスタP3〜P6から構成
された通常のCMOS差動増幅器にて、上記バス
Ｉ／Ｏ、上のデータを感知増幅する際、パ
ルスφcはハイ状態となつて動作する。
PMOSトランジスタP3とP4とから構成された
部分と、P5とP6とから構成された部分は通常の
定電流源として使用されるNMOSトランジスタ
M6とM7及びM8とM9の負荷であり、ライン７と
８は出力ラインである。
部分と、P5とP6とから構成された部分は通常の
定電流源として使用されるNMOSトランジスタ
M6とM7及びM8とM9の負荷であり、ライン７と
８は出力ラインである。
従つて、第１図に示すごときの従来のレベルシ
フト回路においては、入出力バスＩ／Ｏ、
の寄生容量が大きいため、高速動作をしなければ
ならない上述の動作モードにおいては、速い時間
に上記バスＩ／Ｏ、の電圧レベルをシフト
ダウンするために、NMOSトランジスタM3〜
M5の大きさを増大させなければならないし、こ
のことは、電力消耗を増大するという問題点を生
ずる。
フト回路においては、入出力バスＩ／Ｏ、
の寄生容量が大きいため、高速動作をしなければ
ならない上述の動作モードにおいては、速い時間
に上記バスＩ／Ｏ、の電圧レベルをシフト
ダウンするために、NMOSトランジスタM3〜
M5の大きさを増大させなければならないし、こ
のことは、電力消耗を増大するという問題点を生
ずる。
従つて、本発明の目的は、入出力センスアンプ
が利得の大きい範囲内で動作できるように、入出
力バスの電圧レベルをシフトする装置を提供する
ことにある。
が利得の大きい範囲内で動作できるように、入出
力バスの電圧レベルをシフトする装置を提供する
ことにある。
本発明の他の目的は、高速動作モードに対して
速い時間内にデータをアクセスできる入出力バス
レベルシフト装置を提供することにある。
速い時間内にデータをアクセスできる入出力バス
レベルシフト装置を提供することにある。
本発明の更に他の目的は、電力消耗を減少でき
る動作方式のレベルシフト装置を提供することに
ある。
る動作方式のレベルシフト装置を提供することに
ある。
上記のような本発明の目的を達成するために本
発明は、寄生容量の大きな入出力バスライン上に
上記入出力バスラインの電圧変動状態に能動的に
対処して、上記バスラインの電圧レベルより所定
の電圧のみがダウンされて入出力センスアンプが
高利得の範囲内で動作するレベルシフト回路を提
供することを特徴とする。
発明は、寄生容量の大きな入出力バスライン上に
上記入出力バスラインの電圧変動状態に能動的に
対処して、上記バスラインの電圧レベルより所定
の電圧のみがダウンされて入出力センスアンプが
高利得の範囲内で動作するレベルシフト回路を提
供することを特徴とする。
以下、本発明の図面を参照して詳細に説明す
る。
る。
第２図は、本発明に係わるCMOS DRAMのレ
ベルシフト回路を示す図であり、本発明のレベル
シフト回路５を除いては第１図の従来の回路と同
一であつて、参照番号は同一の参照番号を用い
た。
ベルシフト回路を示す図であり、本発明のレベル
シフト回路５を除いては第１図の従来の回路と同
一であつて、参照番号は同一の参照番号を用い
た。
また、第２図に示した図は、１個の感知増幅器
１と入出力バスＩ／Ｏ、及び入出力センス
アンプ４のみを示したものであるが、多数の感知
増幅器、入出力バスＩ／Ｏ、及び入出力セ
ンスアンプが１個のDRAMチツプに内蔵されて
いることを留意すべきである。
１と入出力バスＩ／Ｏ、及び入出力センス
アンプ４のみを示したものであるが、多数の感知
増幅器、入出力バスＩ／Ｏ、及び入出力セ
ンスアンプが１個のDRAMチツプに内蔵されて
いることを留意すべきである。
第２図のレベルシフト回路５は、多数の入出力
バスライン対中からアドレスによつて選択された
入出力バスラインの選択するパルスφ1が、この
インバータ５０，６０を構成するPMOSトラン
ジスタP20、又はP22とNMOSトランジスタM20又
はM21のゲートに夫夫入力し、上記夫夫のインバ
ータ５０と６０の出力は、PMOSトランジスタ
P21とP23のゲートに入力するとともに、入出力セ
ンサアンプ入力ライン３０と４０に夫夫接続さ
れ、上記PMOSトランジスタP21とP23のソースＳ
は夫夫入出力バスライン１０と２０に接続され、
また上記トランジスタP21とP23のドレインＤは夫
夫上記入出力センスアンプ入力ライン３０と４０
に接続される。
バスライン対中からアドレスによつて選択された
入出力バスラインの選択するパルスφ1が、この
インバータ５０，６０を構成するPMOSトラン
ジスタP20、又はP22とNMOSトランジスタM20又
はM21のゲートに夫夫入力し、上記夫夫のインバ
ータ５０と６０の出力は、PMOSトランジスタ
P21とP23のゲートに入力するとともに、入出力セ
ンサアンプ入力ライン３０と４０に夫夫接続さ
れ、上記PMOSトランジスタP21とP23のソースＳ
は夫夫入出力バスライン１０と２０に接続され、
また上記トランジスタP21とP23のドレインＤは夫
夫上記入出力センスアンプ入力ライン３０と４０
に接続される。
また、レベルシフト回路５において、PMOS
トランジスタP21とP23はベータレシオ（或は大き
さ）が大きなトランジスタであり、NMOSトラ
ンジスタM20，M21はベータレシオ（或は大い
さ）が小さなトランジスタである。
トランジスタP21とP23はベータレシオ（或は大き
さ）が大きなトランジスタであり、NMOSトラ
ンジスタM20，M21はベータレシオ（或は大い
さ）が小さなトランジスタである。
一方、第３図は、第２図に示すCMOS DRAM
の入出力回路の動作タイミングを示した図であ
る。
の入出力回路の動作タイミングを示した図であ
る。
以下、第３図を参照して第２図の動作関係を詳
細に説明する。
細に説明する。
今、プリチヤージ回路２のクロツクφwは上述
のごとくアクテイブサイクルのライサイクルを除
いてはロウ状態（０ボルト）にある。
のごとくアクテイブサイクルのライサイクルを除
いてはロウ状態（０ボルト）にある。
従つて、この時、入出力バスライン１０と２０
はすべて電源供給電圧Vcc状態となる。
はすべて電源供給電圧Vcc状態となる。
通常のDRAM動作のように、がロウとな
つてアクテイブサイクルになると、ロウアドレス
デコーダから出力されるアドレスによつてワード
ラインがアクテイブ状態となつて、感知増幅器１
は時間t1において感知（Sensing）動作を開始す
るようになる。
つてアクテイブサイクルになると、ロウアドレス
デコーダから出力されるアドレスによつてワード
ラインがアクテイブ状態となつて、感知増幅器１
は時間t1において感知（Sensing）動作を開始す
るようになる。
第３図に示されているのはビツトラインが1/2
Vcc動作を仮定した場合である。その後、時間t2
よりレストア動作がおこりながらビツトラインが
電源供給電圧Vcc状態に充電される。
Vcc動作を仮定した場合である。その後、時間t2
よりレストア動作がおこりながらビツトラインが
電源供給電圧Vcc状態に充電される。
上記アドレス選択によりビツトラインBLがメ
モリセルに記憶された情報“１”を読み、電荷分
配が行なわれたと仮定すれば、第３図のごとく、
ビツトラインBLはVcc、ビツトラインは０ボ
ルトに電圧差が（レストアとはやや距離がある）
生じるようになる。
モリセルに記憶された情報“１”を読み、電荷分
配が行なわれたと仮定すれば、第３図のごとく、
ビツトラインBLはVcc、ビツトラインは０ボ
ルトに電圧差が（レストアとはやや距離がある）
生じるようになる。
一方、この際、第２図の入出力ライン１０，２
０対が選択されたと仮定すれば、クロツクφ1は
“１”状態（Vccボルト）となる。従つて、レベ
ルシフト回路５の第１のインバータ５０の出力点
であるノード点５１と第２のインバータ６０の出
力点６１はすべて夫夫NMOSトランジスタM20
とM21の導通によつて上記ノード点５１と６１の
電圧は降下するようになる。
０対が選択されたと仮定すれば、クロツクφ1は
“１”状態（Vccボルト）となる。従つて、レベ
ルシフト回路５の第１のインバータ５０の出力点
であるノード点５１と第２のインバータ６０の出
力点６１はすべて夫夫NMOSトランジスタM20
とM21の導通によつて上記ノード点５１と６１の
電圧は降下するようになる。
結局、ノード点５１と６１の電圧は、夫夫大き
な面積を有するPMOSトランジスタP21とP23のス
レツシヨルド電圧VTPの絶対値｜VTP｜だけ、
ソース側となる入出力バスライン１０と２０の上
述したプリチヤージされたVccの電圧から降下す
るようになる。
な面積を有するPMOSトランジスタP21とP23のス
レツシヨルド電圧VTPの絶対値｜VTP｜だけ、
ソース側となる入出力バスライン１０と２０の上
述したプリチヤージされたVccの電圧から降下す
るようになる。
すなわち、βの大きなPMOSトランジスタP21
とβの小さなNMOSトランジスタM20とでレシ
オ回路が形成され、それぞれのオン抵抗の比によ
つてノード点５１の電位が（Vcc−｜VTP｜）
の値に設定される。このことは、PMOSトラン
ジスタP23とNMOSトランジスタM21とで形成さ
れるレシオ回路においても同様である。
とβの小さなNMOSトランジスタM20とでレシ
オ回路が形成され、それぞれのオン抵抗の比によ
つてノード点５１の電位が（Vcc−｜VTP｜）
の値に設定される。このことは、PMOSトラン
ジスタP23とNMOSトランジスタM21とで形成さ
れるレシオ回路においても同様である。
ここ時、電流は夫夫入出力バスライン１０，２
０とPMOSトランジスタP21とP23のソースドレイ
ンとノード点５１，６１及びNMOSトランジス
タM20とM21を介して流れ、上記ノード点５１と
６１の電圧は、すべて（Vcc−｜VTP｜）がほ
とんど生ずるようになる。
０とPMOSトランジスタP21とP23のソースドレイ
ンとノード点５１，６１及びNMOSトランジス
タM20とM21を介して流れ、上記ノード点５１と
６１の電圧は、すべて（Vcc−｜VTP｜）がほ
とんど生ずるようになる。
ここにおいて、NMOSトランジスタM20とM21
は小さく形成することができるが、その理由は入
出力センスアンプ入力ラインの負荷容量SI，は
小さい寄生容量（約0.2pf）を有するためであり、
PMOSトランジスタP21とP23は上記トランジスタ
M20とM21に比して大きく形成するのであるが、
このことは、上述のごとく電流が回路を介して流
れながら電圧分配がおこるのであるが、ノード点
５１と６１の電圧を（Vcc−｜VTP｜）程度に
なるようにするためである。
は小さく形成することができるが、その理由は入
出力センスアンプ入力ラインの負荷容量SI，は
小さい寄生容量（約0.2pf）を有するためであり、
PMOSトランジスタP21とP23は上記トランジスタ
M20とM21に比して大きく形成するのであるが、
このことは、上述のごとく電流が回路を介して流
れながら電圧分配がおこるのであるが、ノード点
５１と６１の電圧を（Vcc−｜VTP｜）程度に
なるようにするためである。
従つて、上記入出力センスアンプ入力ライン３
０，４０（又はSI，）が入出力バスライン１
０，２０とともにVccの電圧レベル状態にあつた
と仮定すれば、第３図の時間t2後、上記ライン３
０，４０はすべて上記スレツシヨルド電圧｜
VTP｜だけ降下するようになる。
０，４０（又はSI，）が入出力バスライン１
０，２０とともにVccの電圧レベル状態にあつた
と仮定すれば、第３図の時間t2後、上記ライン３
０，４０はすべて上記スレツシヨルド電圧｜
VTP｜だけ降下するようになる。
その後、通常のDRAM動作と同様に、図示し
ないコラムアドレスデコーダより出力されるクロ
ツクφcが第３図の時間t3にハイ状態となり、
NMOSトランジスタM1及びM2がすべて導通状
態となるようになる。
ないコラムアドレスデコーダより出力されるクロ
ツクφcが第３図の時間t3にハイ状態となり、
NMOSトランジスタM1及びM2がすべて導通状
態となるようになる。
従つて、この時、ビツトラインBLはVcc状態
であり、ビツトラインは０ボルト状態である
ので、時間t3後入出力バスライン１０（又は
Ｏ）はVcc状態を維持し、入出力バスライン２０
（又は）の寄生容量に蓄えられた電圧Vcc
は、上記ビツトラインBLを利用して上記ビツト
ラインを充電するようになつて、第３図に示され
た部分７０のごとく若干の電圧上昇があるように
なり、入出力バスラインはは充電された電
荷を失い第３図に示したようになる。
であり、ビツトラインは０ボルト状態である
ので、時間t3後入出力バスライン１０（又は
Ｏ）はVcc状態を維持し、入出力バスライン２０
（又は）の寄生容量に蓄えられた電圧Vcc
は、上記ビツトラインBLを利用して上記ビツト
ラインを充電するようになつて、第３図に示され
た部分７０のごとく若干の電圧上昇があるように
なり、入出力バスラインはは充電された電
荷を失い第３図に示したようになる。
従つて、時間t3後、入出力バスラインＩ／Ｏと
Ｉ／Ｏの上記電圧状態によつて、上述と同様の方
法にて入出力センスアンプ入力ライン３０と４０
の電圧状態は、上記入出力バスラインＩ／Ｏと
Ｉ／Ｏの電圧状態で上述のスレツシヨルド電圧｜
VTP｜だけレベルシフトがおこつた状態で、
Ｉ／Ｏの電圧変化だけ再び変化して第３図のよう
になり、上記電圧は入出力センスアンプ４を上述
したごとく飽和状態で動作させて高増幅度に差動
増幅するようになる。
Ｉ／Ｏの上記電圧状態によつて、上述と同様の方
法にて入出力センスアンプ入力ライン３０と４０
の電圧状態は、上記入出力バスラインＩ／Ｏと
Ｉ／Ｏの電圧状態で上述のスレツシヨルド電圧｜
VTP｜だけレベルシフトがおこつた状態で、
Ｉ／Ｏの電圧変化だけ再び変化して第３図のよう
になり、上記電圧は入出力センスアンプ４を上述
したごとく飽和状態で動作させて高増幅度に差動
増幅するようになる。
このような動作において、クロツクパルスφ1
がハイレベル状態になると、インバータ回路５
０，６０の出力ノード点５１，６１の電位は
（Vcc−｜VTP｜）となり、PMOSトランジスタ
P21，P23はターンオンする。これにより、入出力
バスラインＩ／Ｏ、と入出力センスアンプ
入力ライン３０，４０はそれぞれ接続される。
がハイレベル状態になると、インバータ回路５
０，６０の出力ノード点５１，６１の電位は
（Vcc−｜VTP｜）となり、PMOSトランジスタ
P21，P23はターンオンする。これにより、入出力
バスラインＩ／Ｏ、と入出力センスアンプ
入力ライン３０，４０はそれぞれ接続される。
次に、クロツクパルスφcがハイレベル状態に
なると、感知増幅器１はＩ／Ｏ、の電位を
感知し、Ｉ／Ｏ、の寄生容量に蓄積された
電荷が感知増幅器１に流れると、Vccレベルの入
出力バスＩ／Ｏ、電位はロウレベル状態と
なり、インバータ回路５０，６０の出力ノード点
５１，６１の電位はハイレベル状態となり、これ
により、PMOSトランジスタP21，P23はターンオ
フする。
なると、感知増幅器１はＩ／Ｏ、の電位を
感知し、Ｉ／Ｏ、の寄生容量に蓄積された
電荷が感知増幅器１に流れると、Vccレベルの入
出力バスＩ／Ｏ、電位はロウレベル状態と
なり、インバータ回路５０，６０の出力ノード点
５１，６１の電位はハイレベル状態となり、これ
により、PMOSトランジスタP21，P23はターンオ
フする。
この時、負荷容量SI，に蓄積された少量の電
荷がNMOSトランジスタM20，M21を介して流れ
ると、入出力センスアンプ４の入出力センスアン
プ入力ライン３０，４０の電位はロウレベル状態
となり、これにより、PMOSトランジスタP21，
P23は再びターンオンする。
荷がNMOSトランジスタM20，M21を介して流れ
ると、入出力センスアンプ４の入出力センスアン
プ入力ライン３０，４０の電位はロウレベル状態
となり、これにより、PMOSトランジスタP21，
P23は再びターンオンする。
このように、入出力バスＩ／Ｏ、と入出
力センスアンプ入力ライン３０，４０とは、
PMOSトランジスタP21，P23によつて繰り返し分
離／接続され、センスアンプ１、プリチヤージ回
路２、NMOSトランジスタM20，M21のそれぞれ
に流れる電流がバランスした時に、それぞれの回
路の電流は所定の電位を保つようになる。
力センスアンプ入力ライン３０，４０とは、
PMOSトランジスタP21，P23によつて繰り返し分
離／接続され、センスアンプ１、プリチヤージ回
路２、NMOSトランジスタM20，M21のそれぞれ
に流れる電流がバランスした時に、それぞれの回
路の電流は所定の電位を保つようになる。
従つて、クロツクφ1のアクテイブにより上述
の電流導通回路が極めて小さいトランジスタ
M20，M21を介して流れ、クロツクφ1がアクテイ
ブ状態とならなければ電流導通回路がなくなるた
め、電力消費が減少される。
の電流導通回路が極めて小さいトランジスタ
M20，M21を介して流れ、クロツクφ1がアクテイ
ブ状態とならなければ電流導通回路がなくなるた
め、電力消費が減少される。
また、電圧ダウンバンプにより電源供給電圧
Vccが降下するか上昇すると、PMOSプリチヤー
ジトランジスタP1とP2を介して、上記入出力バ
スライン１０と２０の充電電圧が直ちに電源供給
電圧Vccを追うようになり、バンプ特性が良好に
なる。
Vccが降下するか上昇すると、PMOSプリチヤー
ジトランジスタP1とP2を介して、上記入出力バ
スライン１０と２０の充電電圧が直ちに電源供給
電圧Vccを追うようになり、バンプ特性が良好に
なる。
従つて、電圧バンプに対しても入出力センスア
ンプ４に入力される電圧は変動後の電源電圧Vcc
にVTHだけレベルシフトした（Vcc−VTH）と
なり、電源電圧変動マージンと係る入出力センス
アンプ４の最大利得動作を図ることができるよう
になる。
ンプ４に入力される電圧は変動後の電源電圧Vcc
にVTHだけレベルシフトした（Vcc−VTH）と
なり、電源電圧変動マージンと係る入出力センス
アンプ４の最大利得動作を図ることができるよう
になる。
上述の通り、本発明のレベルシフト回路は、電
圧バンプに対しても能動的に対処し、電力消費を
減少し得るのみならず、入出力バスライン１０，
２０の電圧バンプによる問題を最少化させ得る
し、入出力センスアンプ４の最大利得動作を図る
ことができる利点を有するようになる。
圧バンプに対しても能動的に対処し、電力消費を
減少し得るのみならず、入出力バスライン１０，
２０の電圧バンプによる問題を最少化させ得る
し、入出力センスアンプ４の最大利得動作を図る
ことができる利点を有するようになる。
第１図は従来のCMOS DRAMの入出力回路
図、第２図は本発明に係わるCMOS DRAMの入
出力回路図、第３図は第２図の動作タイミング図
である。 図面の主要部分に対する符号の説明、１……感
知増幅器、２……プリチヤージ回路、３……レベ
ルシフト回路、４……入出力センスアンプ。
図、第２図は本発明に係わるCMOS DRAMの入
出力回路図、第３図は第２図の動作タイミング図
である。 図面の主要部分に対する符号の説明、１……感
知増幅器、２……プリチヤージ回路、３……レベ
ルシフト回路、４……入出力センスアンプ。
Claims (1)
- 【特許請求の範囲】 １ 多数のメモリセルが接続されたビツトライン
BL、対と接続された感知増幅器１と、 コラムアドレスデコーダの出力クロツクφcに
より前記ビツトラインBL、対の情報を入出力
バスＩ／Ｏ、に伝達するトランジスタM1，
M2と、 前記入出力バスＩ／Ｏ、をリードサイク
ル及びライトサイクルを除く時間に充電するプリ
チヤージ回路２と、 前記入出力バスＩ／Ｏ、間の差電圧を感
知増幅する入出力センスアンブ４と を具備した半導体メモリ装置において、 前記プリチヤージ回路２と前記入出力センスア
ンプ４との間の前記入出力バスＩ／Ｏ１０と入出
力センスアンプ入力ライン３０及び前記入出力バ
ス２０と入出力センスアンプライン４０と
の間に接続配置され、入出力センスアンプ４の入
出力センスアンプライン３０，４０上の容量性負
荷（SI、）を前記入出力バスＩ／Ｏ、か
ら分離するPMOS分離トランジスタP21，P23と、 出力が対応する前記PMOS分離トランジスタ
P21，P23及び対応する前記入出力センスアンプラ
イン３０，４０に接続され、前記入出力センスア
ンプライン３０，４０間の差電圧を維持するイン
バータ回路５０，６０と を有することを特徴とする半導体メモリ装置のレ
ベルシフト回路。 ２ 前記PMOS分離トランジスタP21，P23は、そ
れぞれのドレイン端子とソース端子が相互接続さ
れ、それぞれのドレイン端子が対応する前記入出
力センスアンプ入力ライン３０，４０に接続さ
れ、 前記インバータ回路５０，６０は、それぞれの
出力が対応する前記PMOS分離トランジスタP21，
P23のゲート端子に接続されてなることを特徴と
する特許請求の範囲第１項に記載の半導体メモリ
装置のレベルシフト回路。 ３ 前記インバータ回路５０，６０は、その出力
が入出力バス選択アドレスクロツクφ1にしたが
つて前記PMOS分離トランジスタのゲート端子
に与えられることを特徴とする特許請求の範囲第
１項に記載の半導体メモリ装置のレベルシフト回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019860010238A KR890003373B1 (ko) | 1986-11-30 | 1986-11-30 | 씨모오스 반도체 메모리 장치의 입출력 회로 |
| KR1986P10238 | 1986-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63288497A JPS63288497A (ja) | 1988-11-25 |
| JPH0462437B2 true JPH0462437B2 (ja) | 1992-10-06 |
Family
ID=19253755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300303A Granted JPS63288497A (ja) | 1986-11-30 | 1987-11-30 | 半導体メモリ装置のレベルシフト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4860257A (ja) |
| JP (1) | JPS63288497A (ja) |
| KR (1) | KR890003373B1 (ja) |
| DE (1) | DE3740314A1 (ja) |
| GB (1) | GB2200005B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685357B2 (ja) * | 1990-12-14 | 1997-12-03 | 株式会社東芝 | 半導体記憶装置 |
| US5202855A (en) * | 1991-01-14 | 1993-04-13 | Motorola, Inc. | DRAM with a controlled boosted voltage level shifting driver |
| US5377143A (en) * | 1993-03-31 | 1994-12-27 | Sgs-Thomson Microelectronics, Inc. | Multiplexing sense amplifier having level shifter circuits |
| JP3181759B2 (ja) * | 1993-06-10 | 2001-07-03 | 富士通株式会社 | 半導体記憶装置 |
| US5486785A (en) * | 1994-09-30 | 1996-01-23 | Mitsubishi Semiconductor America, Inc. | CMOS level shifter with feedforward control to prevent latching in a wrong logic state |
| GB9509817D0 (en) * | 1995-05-11 | 1995-07-05 | Xilinx Inc | Sense amplifier for reading logic device |
| US5821799A (en) * | 1996-10-25 | 1998-10-13 | Cypress Semiconductor Corporation | Low voltage level shifting circuit and low voltage sense amplifier |
| JP2000149565A (ja) * | 1998-11-02 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6242299B1 (en) | 1999-04-01 | 2001-06-05 | Ramtron International Corporation | Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode |
| EP1217662A1 (en) * | 2000-12-21 | 2002-06-26 | Universite Catholique De Louvain | Ultra-low power basic blocks and their uses |
| KR100425476B1 (ko) * | 2001-12-05 | 2004-03-30 | 삼성전자주식회사 | 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체메모리장치 및 이의 센싱제어 방법 |
| US9954527B2 (en) * | 2015-09-29 | 2018-04-24 | Nvidia Corporation | Balanced charge-recycling repeater link |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| GB2133946B (en) * | 1983-01-14 | 1986-02-26 | Itt Ind Ltd | Memory output circuit |
| JPS59207091A (ja) * | 1983-05-10 | 1984-11-24 | Toshiba Corp | ダイナミツクメモリのデ−タ出力回路 |
| US4618785A (en) * | 1984-09-06 | 1986-10-21 | Thomson Components - Mostek Corporation | CMOS sense amplifier with level shifter |
-
1986
- 1986-11-30 KR KR1019860010238A patent/KR890003373B1/ko not_active Expired
-
1987
- 1987-11-25 US US07/125,682 patent/US4860257A/en not_active Expired - Lifetime
- 1987-11-27 DE DE19873740314 patent/DE3740314A1/de active Granted
- 1987-11-30 GB GB8727982A patent/GB2200005B/en not_active Expired - Lifetime
- 1987-11-30 JP JP62300303A patent/JPS63288497A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2200005B (en) | 1990-12-19 |
| JPS63288497A (ja) | 1988-11-25 |
| GB8727982D0 (en) | 1988-01-06 |
| DE3740314A1 (de) | 1988-06-09 |
| KR890003373B1 (ko) | 1989-09-19 |
| US4860257A (en) | 1989-08-22 |
| GB2200005A (en) | 1988-07-20 |
| DE3740314C2 (ja) | 1992-09-24 |
| KR880006698A (ko) | 1988-07-23 |
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